• 전기학회논문지
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• 제57권10호
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• pp.1888-1892
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• 2008

In this paper, a new parallel CMOS self-bias differential amplifier is designed to use in high-speed analog signal processing circuits. The designed parallel CMOS self-bias differential amplifier is developed by using internal biasing circuits and the complement gain stages which are parallel connected. And also, the parallel architecture of the designed parallel CMOS self-bias differential amplifier can improve the gain and gain-bandwidth product of the typical CMOS self-bias differential amplifier. With 1.8V $0.8{\mu}m$ CMOS process parameter, the results of HSPICE show that the designed parallel CMOS self-bias differential amplifier has a dc gain and a gain-bandwidth product of 64 dB and 49 MHz respectively.

• 한국통신학회논문지
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• 제17권8호
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• pp.867-880
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• 1992

본 논문에서는 갈륨비소 연산 증폭기의 입력단 설계에 있어서 기초가 되는 차동 증폭기에 사용될 이득 증가 기법을 적용한 단일 증폭기와 새로운 구성의 전류 미러를 설계하였다.차동 전압 이득을 높이기 위하여 단일 증폭기의 bootstrap 이득 증가 기법을 이용하여 차증 증폭기를 구성하였다. 차동 증폭기에 사용되는 정전류원으로서 주파수 특성이 우수한 선형 역상 전류 미러를 사용하여 회로의 안정화를 꾀하였다. 또한, 동상 전압 이득을 감소시키기 위하여 common mode feedback을 사용함으로써 차동 증폭기의 성능 평가에 있어서중요한 CMRR을 높였다.PSPICE를 통한 시뮬레이션 결과, 기본 단일 증폭기의 이득은 29.dB인데 비하여 새로 설계된 new bootstrapped 이득 증가 기법을 사용한 경우에는 57.67db로써 이득이 28.26dB 개선되었음을 알 수 있었다. 또한, 본 논문에서 설계한 차동 증폭기는 차동 이득이 57.66dB, CMRR이 83.98dB로써 기존의 논문보다 향상되었고 주파수 특성면에서도 차단 주파수가 23.26GHz로써 우수함을 입증하였다.

• ETRI Journal
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• 제28권4호
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• pp.495-501
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• 2006

This paper presents a new CMOS fully-differential second-generation current conveyor (FDCCII). The proposed FDCCII is based on a fully-differential difference transconductor as an input stage and two class AB output stages. Besides the proposed FDCCII circuit operating at a supply voltage of ${\pm}1.5\;V$, it has a total standby current of $380\;{\mu}A$. The applications of the FDCCII to realize a variable gain amplifier, fully-differential integrator, and fully-differential second-order bandpass filter are given. The proposed FDCII and its applications are simulated using CMOS $0.35\;{\mu}m$ technology.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.318-330
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• 2013

This paper presents a high-linearity low-noise small-size programmable gain amplifier (PGA) based on a new low-noise low-distortion differential amplifier and a proposed reconfiguration technique. The proposed differential amplifier combines an inverter-based differential pair with an adaptive biasing circuit to reduce noise and distortion. The reconfiguration technique saves the chip size by half by utilizing the same differential pair for the input transconductance and load-stage, interchangeably. Fabricated in $0.18-{\mu}m$ CMOS, the proposed PGA shows a dB-linear control range of 21dB in 16 steps from -11 dB to 10 dB with a gain error of less than ${\pm}0.33$ dB, an IIP3 of 7.4~14.5 dBm, a P1dB of -7~1.2 dBm, a noise figure of 13dB, and a 3-dB bandwidth of 270MHz at the maximum gain, respectively. The PGA occupies a chip area of $0.04mm^2$ and consumes only 1.3 mA from the 1.8 V supply.

• 대한전자공학회논문지TE
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• 제37권5호
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• pp.17-27
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• 2000

SCH 양자우물 레이저에서 수치적 모델을 이용하여 캐리어의 양자우물 subband 점유에 따른 광 이득, 광 미분 이득과 재결합 전류를 계산하고, 이를 해석적 캐리어 포획 및 탈출 모델과 연계하여 양자우물 주입 전류와 SCH bulk 캐리어의 관계를 도출하였다. 이를 토대로 SCH 영역과 양자우물의 캐리어 비율과 전류 비율을 얻고, 이에 따른 광 이득과 광 미분 이득의 변화를 고찰하였다.

• 한국통신학회논문지
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• 제17권1호
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• pp.68-79
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• 1992

고속 아날로그 시스템,위성통신시스템, video signal processing 및 processing 및 optical fiber interface 회로등에서 높은 전자이동도로 인하여 고주파 툭성이 우수한 GaAs 연산 증폭기는 필수적인 구성 요소이다. 하지만, 낮은 전달컨덕턱스 및 low frequency dispersion등의 현상 때문에 높은 전압이득을 얻을 수 없다는 단점을 가지고 있다. 따라서 본 논문에서는 GaAs MESFETfmf 이용한 증폭기의 이득을 증가시키기 위한 기법을 비교분석하고 기존의 전류미러와 새로운 구성의 전류 미러를 설계하여 회로의 안정화를 꾀하였다. 높은 차동전압이득을 얻기 위하여 단일 증폭기의 bootstrap 이득증가기법을 이용하여 차종입력 회로를 구성하였으며, 회로의 안정도 및 우수한 주파수 특성을 얻기 위하여 common mode feedback을 사용하였다. Pspice를 통한 시뮬레이션 결과 설계된 회로의 이득이 18.6dB 향상되었고 안정도 및 주파수 특성면에서 우수함을 확인할 수 있었다.

• 대한전자공학회논문지TC
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• 제49권1호
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• pp.11-18
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• 2012

본 논문에서는 채널의 시간 상관을 이용하는 새로운 동 이득 차분 선부호화 기법을 제안한다. 기존의 차분 선부호화 기법은 채널의 전체 영역을 양자화하는 것이 아니라 인접 채널의 변화량에 해당하는 채널의 일부 영역만을 양자화 함으로 코드북이 증가하는 효과가 있어 시스템 용량을 증가시킨다. 그러나 기존의 기법은 동 이득 전송을 하지 않음으로 peak-to-average 전력비 (PAPR) 특성이 저하되는 문제가 있다. 본 논문에서는 동 이득 전송이 가능한 차분 코드북 설계 방법을 제안하고, 동 이득전송의 성능을 분석한다. Monte-Carlo 시뮬레이션에 의해 제안하는 기법은 동일한 시스템 용량을 얻기 위해 같은 피드백 비트수에서 기존의 LTE 선부호화 기법보다 1dB 성능이 향상되면서, 우수한 PAPR 특성을 보인다.

• ETRI Journal
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• 제29권6호
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• pp.785-793
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• 2007

In this paper, we present an integrated rail-to-rail fully differential operational transconductance amplifier (OTA) working at low-supply voltages (1.5 V) with reduced power consumption and showing high DC gain. An embedded adaptive biasing circuit makes it possible to obtain low stand-by power dissipation (lower than 0.17 mW in the rail-to-rail version), while the high DC gain (over 78 dB) is ensured by positive feedback. The circuit, fabricated in a standard CMOS integrated technology (AMS 0.35 ${\mu}m$), presents a 37 V/${\mu}s$ slew-rate for a capacitive load of 15 pF. Experimental results and high values of two quality factors, or figures of merit, show the validity of the proposed OTA, when compared with other OTA configurations.

• 전자공학회논문지
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• 제50권4호
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• pp.9-16
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• 2013

LTE (long term evolution) 및 LTE-A (LTE-Advanced) 시스템에서는 폐회로 기반의 다중 안테나 기술이 적용되었으며, 최대 비 전송 방식 (maximum ratio transmission, MRT) 보다 성능은 감소되지만, 동 이득 (equal gain) 특성을 유지할 수 있는 동 이득 전송 (equal gain transmission, EGT) 코드북을 채택하고 있다. 본 논문에서는 LTE 및 LTE-A 시스템에서 사용되는 코드북보다 성능을 향상시킬 수 있는 차분 코드북을 제안한다. 특히 동 이득 특성을 그대로 유지하면서 LTE 시스템의 코드북 요구조건을 모두 만족시키는 코드북을 제안한다. 코드북을 구성하는 코드워드들의 인자들 (elements)이 8-PSK(phase-shift keying) 성운 (constellation) 만을 사용하므로, 선부호화 및 복호 시 계산량이 낮아지는 LTE 코드북의 장점을 그대로 유지할 수 있다. 동 이득 성질은 특히 상향 링크에서 첨두 전력 대 평균 전력비 (PAPR)에 상당한 영향을 미치므로 매우 중요하다. 본 논문에서는 각 송신 안테나에 동 이득을 유지하는 성질을 이용한 새로운 차분 코드북을 제안하고, 동작원리를 회전 로크 구조로 설명한다. 컴퓨터 시뮬레이션을 통한 성능 분석에서, 동일한 피드백 비트 수를 갖는 같은 크기의 코드북에서 제안하는 차분 코드북은 기존 LTE 코드북보다 최소 0.9dB 성능 향상을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.457-458
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• 2008

This paper presents an output common mode current compensation method to achieve both constant Gm and constant gain. A conventional rail-to-rail CMOS op-amp with constant Gm was designed by using complementary differential input stage and current compensation skills. But it doesn't operate constant gain, because of output resistance variation. With $0.18{\mu}m$ CMOS process, the simulation results show that the differential gain variation can achieve less than 1.3dB. And a 60dB gain, a 13.5MHz unity gain-frequency, and 1mW power consumption, when operating at 1.8V and 10pF load.