• 대한의용생체공학회:의공학회지
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• 제10권1호
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• pp.33-42
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• 1989

도플러 효과는 혈관의 혈류속도를 측정하는데 이용된다. 대부분의 도플러 시스템은 측정위치에 대한 정보를 제공하는 펄스 도플러 시스템이다. 본 논문에서는 2차 샘플링 방식과 직렬 신호 처리를 이용한 새로운 2차원 펄스 도플러 시스템을 제안한다. 제안된 시스템은 직각 위상 검파 방식에서 동상과 $90^{\circ}$ 지연된 위상신호의 불평형성을 해결하고, 또한 직렬 신호 처리를 사용하므로서 2차원 도플러 시스템에서의 채널 간의 평형성 문제를 해결했다.

• Composites Research
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• 제17권2호
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• pp.28-33
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• 2004

광섬유 브래그 격자센서를 이용하여 인장하중을 받는 직교적출 복합해로 법에서 발생하는 파손신호를 계측하였다. 민감도와 주파수 대역성능을 향상시키기 위하여 수동 마흐_젠더 간섭계 방식의 복조기를 제안하였다. 제안한 FBG 센서시스템은 위상변조기와 같은 능동소자가 없기 때문에 구성이 간단하고 쉽게 구현할 수 있으며 충격이나 파손 신호와 같이 작은 진폭의 고주파 진동 측정이 가능하다. FBG 센서로 측정한 복합재료의 파손신호는 복합재료 시편의 90도 층에서 모재 균열이 진전하면서 발생하는 급격한 변형률 변이에 해당하는 초기 오프？ 값과 최대 수백 킬로헤르쯔에 이르는 주파수로 진동하고 었었다.

• ETRI Journal
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• 제19권3호
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• pp.228-241
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• 1997

In this paper, we present a design of modem and vocoder digital signal processor (DSP) chips for CDMA mobile station. The modem chip integrates CDMA reverse link modulator, CDMA forward link demodulator and Viterbi decoder. This chip contains 89,000 gates and 29 kbit RAMs, and the chip size is $10 mm{\times}10.1 mm$ which is fabricated using a $0.8{\mu}m$ 2 metal CMOs technology. To carry out the system-level simulation, models of the base station modulator, the fading channel, the automatic gain control loop, and the microcontroller were developed and interfaced with a gate-level description of the modem application specific integrated circuit (ASIC). The Modem chip is now successfully working in the real CDMA mobile station on its first fab-out. A new DSP architecture was designed to implement the Qualcomm code exited linear prediction (QCELP) vocoder algorithm in an efficient way. The 16 bit vocoder DSP chip has an architecture which supports direct and immediate addressing modes in one instruction cycle, combined with a RISC-type instruction set. This turns out to be effective for the implementation of vocoder algorithm in terms of performance and power consumption. The implementation of QCELP algorithm in our DSP requires only 28 million instruction per second (MIPS) of computation and 290 mW of power consumption. The DSP chip contains 32,000 gates, 32K ($2k{\times}16\;bit$) RAM, and 240k ($10k{\times}24\;bit$) ROM. The die size is $8.7\;mm{\times}8.3\;mm$ and chip is fabricated using $0.8\;{\mu}m$ CMOS technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.23-26
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• 2004

Five-port reflectometer which consists of a ring with 5 arms (two inputs, three outputs) and three RF power detectors has been used as a vector network analyser, a demodulator in the homodyne receiver as well as in Phase Looked Loop (PLL) and so on. Calibration of five-port reflectometer is an important task. In this paper, we present a calibration method of five-port for a propagation channel sounder. The method is based on measurement of the phase differences between the three voltages at the five-port's outputs in order to determine the ratio of two input incident waves. The frequency channel sounder based on five-port is calibrated for each frequency from 2.2 GHz to 2.6 GHz with 1 MHz step. This method can also determine the absolute delays of each propagation path in the propagation channel. The calibration method is validated using measurement data.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1940-1943
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• 2002

In this paper, we presented the design and implementation of 155Mbps satellite Modem adaptively compensated against the rain attenuation. In order to compensate the rain attenuation over high-speed satellite ink, the adaptive coding schemes with variable coding rates and the pragmatic TCM that can be decoded both the QPSK and TC-8PSK using same Viterbi decoder was studied and analyzed. The pragmatic TCM with rate 213, selected to the optimal parameters for implementation, was modeled by VHDL in this paper. The key design issues are how to achieve a high data rate and how to integrated into a single ASIC chip various functions such as the different data rates, Scrambler/descrambler, Interleaver, Encoder/decoder, and BPSK/QPSK/8PSK modulator/demodulator. The implemented 155M0ps adaptive MODEM has the simplified interface circuits among the many functional blocks, and parallel processing architecture to achieve the high data rate. This 155Mbps adaptive MODEM was designed and implemented by single ASIC chip with the 0.25 $\mu\textrm{m}$ CMOS standard cell technology.

• 전자공학회논문지S
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• 제35S권10호
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• pp.27-33
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• 1998

본 논문에서는 ATM 고속위성 버스트 모뎀에 적합한 동기 요소기술과 개선방안을 사용하여 수신기를 설계하고 AWGN 채널 환경하에서 제반 연동평가를 수행하였다. 또한 프리앰블의 진행에 따라 각 동기부가 동작하는 과정을 평균과 분산특성을 이용하여 제시하고 수렴확률을 통해 복조기의 동작상태와 수렴여부를 판단하였다. 결론적으로 UW 검출기와의 연동을 통해 셀 손실율을 분석한 결과 본 논문에서 구현한 버스트 모드 TDMA 수신기는 보편적으로 요구되는 셀 손실율을 충분히 만족함을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.307-310
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• 2001

본 논문에서는 광대역 무선가입자망(BWLL)의 핵심부품인 기지국용 모뎀의 상향링크 수신기의 설계 및 구현에 관하여 연구하였다. 수신기는 정합필터와 디지털 다운 컨버터, 그리고 동기회로로 구성되어 있다. 동기회로의 경우 심벌 타이밍 복구를 위하여 가드너 알고리즘을 사용하였고 반송파 주파수 복구를 위하여 4승법을 사용하였으며 반송파 위상 복구는 DD알고리즘을 사용하였다. 성능 분석을 위하여 제안된 알고리즘에 대한 시뮬레이션 결과와 VHDL로 코딩되어 FPGA에 구현된 실제회로의 결과를 비교, 분석하였다. 실험에 사용된 칩은 Alter사의 APEX20KE 시리즈의 60만 게이트 칩이다. 성능분석 결과 주파수 옵셋이 심벌율의 4.7% 까지 동기기가 잘 동작 하였다.

• 대한전자공학회논문지
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• 제20권4호
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• pp.10-15
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• 1983

본 논문에서는 전송 속도가 9600 bps인 data modem의 복조기와 equalizer의 효과적인 구성에 대하여 연구하였으며, finite word length 효과가 equalizer 동작에 미치는 영향을 제시하였다. 복조기에는 tap수가 37개인 decimation filter를 사용해서 symbol당 곱셈 횟수를 크게 줄였는데 이때 equalizer 동작에 있어 충분한 결과를 얻을 수 있음을 알 수 있었다. 주파수 offset이 존재할 때 1차 반송파 위상 추적 loop와 2차 반공파 위상 추적 loop의 성능을 비교하였고, word length를 각각 8 bit, 12 bit 및 16bit로 변화시켰을 경우 equalizer 평형상태 MSE(mean square error)의 변화 및 tap 적응을 위한 최적 step see와 lap수를 제시하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.381-389
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• 2015

A fully integrated multistandard multiband CMOS mobile TV tuner with small silicon area and low power consumption is proposed for receiving multiple mobile digital TV signals and FM signal. In order to reduce the silicon area of the multistandard multiband receiver, other RF front-end circuits except LNAs are shared and a local oscillator (LO) signal generation architecture with a single VCO for a frequency synthesizer is proposed. To reduce the low frequency noise and the power consumption, a vertical NPN BJT is used in an analog baseband circuits. The RF tuner IC is implemented in a $0.18-{\mu}m$ CMOS technology. The RF tuner IC satisfies all specifications for DVB-H/T, T-DMB, and ISDB-T with a sufficient margin and a successful demonstration has been carried out for DVB-H/T, T-DMB, and ISDB-T with a digital demodulator.

• 한국음향학회지
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• 제22권5호
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• pp.418-424
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• 2003

이 논문에서는 BFSK (Binary Frequency Shift Keying) 변조를 이용한 데이터 전송 기법의 성능을 분석하였다. 성능 분석을 위해 수조에서 실험을 수행하였으며, 그 결과다중 경로로 인한 복반사파의 영향을 확인하였다. 이때 실험 과정을 단순화하기 위하여 채널 코딩 등과 같은 과정은 생략하였다. 실험 결과 사용된 수조에서는 약 800 bps의 전송율이 가능하였다. 또한 미리 측정된 채널 임펄스 응답을 이용하여 복반사파의 영향을 줄이는 방법을 실험을 통해 확인하였다. 그 결과 오차율 10/sup -3/을 기준으로 전송 속도가 약 100 bps 정도 향상되었다.