• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.723-726
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• 1998

Fault dropping is a very important part of test generation process. It is used to reduce test generation time. Test generation systems use fault simulation for the purpose of fault dropping by identifying detectable faults with generated test patterns. Two kinds of delay fault model is used in practice, path delay fault model and gate delay fault model. In this paper we propose an efficient method for gate delay test generation which shares second test vector.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.266-276
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• 2001

빠른 반도체 기술의 발전으로 인하여 VLSI 회로의 복잡도는 크게 증가하고 있다. 그래서 복잡한 회로를 테스팅하는 것은 아주 어려운 문제로 대두되고 있다. 또한 집적회로의 증가된 집적도로 인하여 여러 가지 형태의 고장이 발생하게 됨으로써 테스팅은 더욱 중요한 문제로 대두되고 있다. 이제까지 일반적으로 지연 고장 테스팅에 대한 신뢰도는 가정된 고장의 개수에 대한 검출된 고장의 개수로 표현되는 전통적인 고장 검출율로서 평가되었다. 그러나 기존의 교장 검출율은 고장 존재의 유무만을 고려한 것으로써 실제의 지연 고장 테스팅에 대한 신뢰도와는 거리가 있다. 지연 고장 테스팅은 고착 고장과는 달리 경로의 진행 지연과 지연 결함 크기 그리고 시스템 동작 클럭 주기에 의존하기 때문이다. 본 논문은 테스트 중인 경로의 진행 지연과 지연 결함 크기를 고려한 새로운 고장 검출율 메트릭으로서지연 결함 고장 검출율(delay defect fault coverage)을 제안하였으며, 지연 결함 고장 검출율과 결함 수준(defect level)과의 관계를 분석하였다.

• Journal of Electrical Engineering and information Science
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• 제2권3호
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• pp.14-21
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• 1997

In delay-optimized designs, timing failures due to manufacturing delay defects are more likely to occur because the average timing slacks of paths decrease and the system becomes more sensitive to smaller delay defect sizes. In this paper, the impact of delay optimized logic circuits on delay fault testing will be discussed and compared to the case for non-optimized designs. First, we provide a timing optimization procedure and show that the resultant density function of path delays is a delta function. Next we also discuss the impact of timing optimization on the yield of a manufacturing process and the defect level for delay faults. Finally, we will give some recommendations on the determination of the system clock time so that the delay-optimized design will have the same manufacturing yield as the non-optimized design and on the determination of delay fault coverage in the delay-optimized design in order to have the same defect-level for delay faults as the non-optimized design, while the system clock time is the same for both designs.

• 한국정보처리학회논문지
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• 제5권11호
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• pp.2989-2996
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• 1998

집적회로의 집적도가 높아지고 성능이 향상됨에 따라 회로의 지연고장에 대한 관심이 날로 높아지고 있다. 회로의 지연고장은 게이트 지연고장과 경로지연고장으로 분류할 수 있는데, 이 논문에서는 경로지연고장 시뮬레이션에 대한 두 가지 동적 메모리 사용 방법을 제안하였다. 첫 번째 방법은 고착고장에 대한 동시 고장 시뮬레이션과 유사한 방식이며, 두 번째 방법은 고장기술자의 값이 X일 때 이를 고장리스트에 삽입하지 않는 묵시적-X 방식이다. 제안된 두 방식 중 묵시적-X 방식이 동적 메모리 사용과 시뮬레이션 시간 측면에서 효율적이었다.

• 한국신뢰성학회지:신뢰성응용연구
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• 제12권3호
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• pp.215-224
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• 2012

This paper deals with a design of fault tolerant state feedback controllers for continuous time nonlinear time delay systems with actuator failures. The goal is to find an asymptotically stabilizing controller such that the closed loop system achieves the prescribed $H_{\infty}$ performance objective in the actuator fault cases. Based on a sum of squares (SOS) approach, a design method for $H_{\infty}$ fault tolerant controller is presented. In order to demonstrate our design method, a numerical example is provided.

• 전자공학회논문지A
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• 제33A권2호
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• pp.205-216
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• 1996

In this paper we propose an efficient robust path delay fault test genration algorithm for detection of path delay faluts in combinational ligic circuits. In the proposed robust test genration approach, the testability measure is computed for all gates in the circuit under test and these computed values are used to genrate weighted random delay test vetors for detection of path delay faults. For genrated robust test vectors, we perform fault simulation on ISCAS '85 benchmark circuits using parallel pattern technqieus. The results indicate that the proposed test genration method not only increases the number of detected robust path delay faults but also reduces the time taen to genrate robust tests.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.298-310
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• 1997

스캔 환경에 바탕을 둔 대부분의 경로 지연고장 시뮬레이터들은 개선된 스캔 플 립플롭을 사용하며 일반적인 논리 게이트를 대상으로만 동작한다. 본 연구에서는 새 로운 논리값을 사용한 새로운 경로 지연고장 시뮬레이션 알고리즘을 고안하여 이의 적용범위를 CMOS 소자를 포함하는 대규모 집적회로로 확장하였다. 제안된 알고리즘에 기초하여 표준 스캔 환경 하에서 동작하는 고속 지연고장 시뮬레이터를 개발하였다. 실험결과는 새 시뮬레이터가 효율적이며 정확함을 보여준다.

• 전기학회논문지
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• 제67권12호
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• pp.1587-1594
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• 2018

In south korea, the government make a plan to generate the 20% of the total electrical power as renewable source like wind generation and solar generation. This plan will accelerate the increase of fault current with power industry's growth. As the increase of fault current, the superconducting fault current limiter (SFCL) has been studied. In case that the SFCL is applied in power system, it can cause the overcurrent relay (OCR)'s trip delay because of the reduced fault current. In this paper, the overcurrent relay with voltage component was suggested to improve the OCR's trip delay caused by the SFCL and compensational constant was introduced to have the trip time similar to the trip time of case without the SFCL. For conforming the effect of the suggested OCR with voltage component, the PSCAD/EMTDC simulation modeling and analysis were conducted. Through the simulation, it was conformed that the trip delay could be improved by using the suggested OCR and compensational constant.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1992년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 19-21 Oct. 1992
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• pp.1109-1114
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• 1992

Modern chemical processes are becoming more complicated. The sophisticated chemical processes have needed the fault diagnosis pxpert systems that can detect and diagnose the fault diagnosis expert systems that can detect and diagnose the faults of some processes and give and advice to the operator in the event of process faults. We present the Time-Delay Neural Network(TDNN) approach for on-line fautl diagnosis. The on-line fault diagnosis system finds the exact origin of the fault of which the symptom is propagated continuously with time. The proposed method has been applied to a pilot distillation column to show the merits and applicability of the TDNN.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.69-77
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• 2004

본 논문에서는 ground bounce 영향과 지연고장 검출을 함께 고려한 효율적인 보드레벨 연결선 테스트 생성 알고리즘을 제안한다. 제안된 알고리즘은 IEEE 1149.1의 연결선 테스트, ground bounce 영향에 의한 바운더리 스캔의 오동작 방지, 그리고 연결선의 지연고장 검출 능력을 포함한다. 본 논문에서 제안하는 기법은 기존의 기법에 비해 연결선의 지연고장 검출능력을 새롭게 추가하였지만, 연결선 테스트에 필요한 총 테스트 패턴 수는 기존의 기법과 비교해서 큰 차이를 보이지 않음을 실험결과에서 확인할 수 있다.