• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.930-933
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• 2011

본 논문에서는 블록 기반 DCT (Discrete Cosine Transform)에 의한 압축 영상의 화질을 개선하기 위한 적응적 후처리 기법을 제안한다. 제안하는 알고리즘은 1차원의 비교적 간단한 디블록킹 필터(deblocking filter)와 2차원의 방향성 기반 화질 개선 필터를 연속적으로 적용하는 형태로 이루어져 있다. 먼저, 영상의 국부 통계적 특성에 따라 적응적인 임계값을 설정하여 1차원 디블록킹 필터를 적응적으로 적용한다. 1차원 필터링을 수행한 후 블록간의 연속성을 향상시켜 인지되는 화질을 향상시키기 위하여 업데이트 과정을 수행하게 된다. 이후, 실제 에지(edge) 및 텍스쳐(texture) 정보를 보존하면서 에지 주위의 링잉 현상(ringing effects) 및 블록의 교차점에 존재하는 불연속 현상을 제거하기 위하여 2차원 방향성 기반 화질 개선 필터를 적용한다. 실험 결과 제안한 알고리즘은 기존의 다양한 화질 개선을 위한 후처리 기법에 비해 높은 PSNR을 나타내면서 우수한 주관적 화질 결과를 보인다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.335-342
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2015년도 하계학술대회
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• pp.464-465
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• 2015

본 논문은 HEVC(High Efficiency Video Coding) 기반의 3차원 비디오 부호기에서 깊이 비디오 부호화의 효율 증대를 위한 디블록킹 필터(deblocking filter)를 제안한다. 디블록킹 필터는 블록 왜곡(blocking artifact)을 보정하기 위한 필터인데 원래 색상 영상의 특성에 맞게 설계되어서 비슷한 목적을 지닌 SAO(Sample Adaptive Offset)와 더불어 기존 방법의 깊이 비디오 부호화에서는 사용되지 않는다. 제안 방법은 디블록킹 필터의 사전 실험 통계에 기반하여 기여도가 낮은 normal 필터를 제외시킨다. 또한, 깊이 비디오의 특성을 고려하여 임펄스 응답(impulse response)를 변형하였다. 이 변형된 디블록킹 필터를 깊이 비디오 부호화에만 적용하고 색상 비디오 부호화에는 기존 디블록킹 필터를 사용하였다. 3D-HTM(HEVC Test Model) 13.0 참조 소프트웨어에 구현하여 실험한 결과, 기존 방법에 비해 깊이 비디오 부호화 성능이 5.2% 향상되었다. 색상-깊이 비디오 간 참조가 있기 때문에 변형된 깊이 비디오 부호화가 색상 비디오 부호화 효율에 영향을 끼칠 수도 있지만 실험 결과 색상 비디오 부호화 성능은 유지되었다. 따라서 제안 방법은 성공적으로 깊이 비디오 부호화의 효율을 증대시켰다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.100-103
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• 2008

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 Encoder Hardware 모듈(Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, Motion Estimation)을 Integration하여 설계하였다. 설계된 모듈은 한 매크로 블록당 최대 440 cycle내에 동작한다. 제안된 Encoder 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하며 설계 된 회로를 검증하였다. 제안된 회로는 최대 166MHz clock에서 동작하며, 합성결과 Charterd 0.18um 공정에 램 포함 약 180만 gate 크기이다. MPW제작시 chip size $6{\times}6mm$의 크기와 208 pin의 Pakage 형태로 제작하였다.

• 한국통신학회논문지
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• 제25권8B호
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• pp.1400-1412
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• 2000

본 논문에서는 영상에 불필요한 잡음과 블록현상을 동시에 제거할 수 있는 웨이블릿 기반 영상개선 기법을 제안하고자 한다 최적의 경계선 검출을 위하여 설계된 프레임 구조의 웨이블릿이 이용되었다 보 논문에서 제안된 기법은 립쉬츠 정규도 공간적 상관도 그리고 몇 개의 중요한 이론적 가정에 근거하고 있다 영상처리 분야에서 많이 사용되고 있는 여덟가지 영상을 가지고 수행된 모의실험 결과 제안된 영상개서　 기법은 공간적 평균 필터 가우시안 필터 미디안 필터 위너 필터 그리고 최근에 제시된 다른 웨이블릿 기반 필터들 보다 잡음제거 성능이 PSNR 및 사람의 시각적인 측면 모두에서 우수함을 입증할 수 있었으며 블록현상제거의 성능은 기존 방법과 대등 한 결과를 보여주었다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2647-2654
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• 2009

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 Encoder Hardware 모듈 (Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, Motion Estimation)을 Integration하여 설계하였다. 설계된 모듈은 한 매크로 블록당 최대 440 cycle내에 동작한다. 제안된 인코더 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계 된 회로를 검증하였다. 제안된 회로는 최대 166MHz clock에서 동작하며, 합성결과 Charterd 0.18 um 공정에 램 포함 약 173만 gate 크기이다. MPW제작시 chip size $6{\times}6mm$의 크기와 208 pin의 Package 형태로 제작 하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 추계학술발표대회
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• pp.1506-1509
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• 2013

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.

• 방송공학회논문지
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• 제22권4호
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• pp.484-495
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• 2017

최근 디스플레이 기기의 발전과 기가 네트워크 등의 전송 대역폭 확대로 인해 대형 파노라마 영상, 4K Ultra High-Definition 방송, Ultra-Wide Viewing 영상 등 2K 이상의 초고해상도 영상의 수요가 폭발적으로 증가하고 있다. 이러한 초고해상도 영상은 데이터양이 매우 많기 때문에 부호화 효율이 가장 높은 High Efficiency Video Coding(HEVC) 비디오 부호화 표준을 사용하는 추세이다. HEVC는 가장 최신의 비디오 부호화 표준으로 다양한 부호화 툴을 이용하여 높은 부호화 효율을 제공하지만 복잡도 또한 이전 부호화 표준과 비교하여 매우 높다. 특히 초고해상도 영상을 HEVC 복호기로 실시간 복호화 하는 것은 매우 높은 복잡도를 요구한다. 따라서 본 논문에서는 고해상도 및 초고해상도 영상에 대한 HEVC 복호기의 복호화 속도를 개선시키고자 HEVC에서 지원하는 슬라이스(Slice)와 타일(Tile) 부호화 툴을 사용하여 각 슬라이스 혹은 타일을 동시에 처리하며 디블록킹 필터 과정에서도 소정의 블록 크기만큼 동시에 처리하는 데이터-레벨 병렬 처리 방법을 소개한다. 이는 독립 복호화가 가능한 타일, 슬라이스, 혹은 디블록킹 필터에서 동일 연산을 다중 스레드에 분배하는 방법으로 복호화 속도를 향상 시킬 수 있다. 실험에서 제안 방법이 HEVC 참조 소프트웨어 대비 4K 영상에 대해 최대 2.0배의 복호화 속도 개선을 얻을 수 있음을 보인다.

• 대한전자공학회논문지SP
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• 제48권5호
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• pp.84-95
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• 2011

본 논문에서는 위성영상을 압축하는 과정에서 발생하는 압축잡음을 내용 분석을 통해 적응적으로 제거하는 디블록킹 알고리즘을 제안 한다. 특히, 제공된 KOMPSAT(korean multi-purpose satellite)-2는 열 단위로 동일한 양자화 계수를 적용하며 고주파 성분이 많은 부분을 압축하여 효율 및 시간을 향상 시켰으나 압축률이 높은 동일 열 내에 복잡도가 낮은 부분에서 압축 잡음이 나타나는 문제점이 있다. 이러한 압축잡음을 제거하기 위해 일반적인 디블록킹 필터를 적용 시 복잡한 영역을 평활화시키는 문제점이 있다. 따라서 제안한 방법에서는 영상 분석 후 적응적 디블록킹 필터를 통해 에지를 보존하면서 격자잡음을 제거 한다. 이와 동시에 WLFPCA(weighted lowpass filter using principle component analysis)를 이용하여 큰 곡선형 경계부분의 계단잡음을 제거 하였다. 제안한 방법은 성능을 평가하기 위한 모의실험 결과로부터 기존의 방법에 비하여 객관적 화질 지표인 PSNR(peak signal to noise ratio)과 주관적 화질 지표인 MSSIM(mean structural similarity)에서 비슷하거나 향상된 결과를 보였으며 특히, 기존의 압축잡음 제거 알고리즘은 반복적 프로세싱을 통해 계단잡음을 제거하나 제안한 방법은 싱글패스(single-path) 방식으로 시간을 크게 단축시켜 실시간에 가까운 처리가 가능하도록 하였으며, 계산양을 줄여 하드웨어의 적용이 용이하게 하였다.

• 대한전자공학회논문지SP
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• 제45권5호
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• pp.43-51
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• 2008

이 본문에서는 제안한 H.264/AVC 인코더의 서브 블록인 Inter prediction 블록, Intra prediction 블록, 디블로킹 필터블록, Transform & Quantization 블록에 대한 저전력 구조를 FPGA로 구현하였다. Inter/Intra prediction블록에서는 분산연산방식을 통해 가산기의 수륵 줄여 60.2%의 면적감소효과를 나타내었으며, 디블로킹 필터블록에서는 하드웨어 공유를 위한 MUX를 사용하여 덧셈연산의 수를 44.3%감소시켰다. 또한, Transform & Quantization 블록에 사용되는 곱셈연산을 CSD와 CSS방식으로 수행하여 면적을 그게 차지하는 곱셈기를 사용하지 않았다. 제안된 저전력 IP들을 사용하여 FPGA(Field Programmable Gate Array)와 ARM 프로세서 기반의 H.264/AVC 인코더를 구현하였다. Baseline Profile을 사용하였고 FPGA와 ARM프로세서가 연동하는 Platform으로 구현하였다. Platform을 사용한 H.264/AVC 인코더 구현을 통하여 제안된 각각의 저전력 IP들이 효율적으로 H.264/AVC 인코더 SoC에서 사용될 수 있음을 확인하였다.