• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.303-317
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• 2013

Two novel clocking strategies for a high-speed multi-channel serializer-deserializer (SERDES) are proposed in this paper. Both of the clocking strategies are based on groups, which facilitate flexibility and expansibility of the SERDES. One clocking strategy is applicable to moderate parallel I/O cases, such as high density, short distance, consistent media, high temperature variation, which is used for the serializer array. Each group within the strategy consists of a full-rate phase-locked loop (PLL), a full-rate delay-locked loop (DLL), and two fixed phase alignment (FPA) techniques. The other is applicable to more awful I/O cases such as higher speed, longer distance, inconsistent media, serious crosstalk, which is used for the deserializer array. Each group within the strategy is composed of a PLL and two DLLs. Moreover, a half-rate version is chosen to realize the desired function of 1:2 deserializer. Based on the proposed clocking strategies, two representative ICs for each group of SERDES are designed and fabricated in a standard $0.18{\mu}m$ CMOS technology. Measurement results indicate that the two SERDES ICs can work properly accompanied with their corresponding clocking strategies.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1055-1061
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• 2002

기존 TSPC D 플립플롭은 한 종류의 클럭 신호만을 사용함으로서 고속 동작을 제한하던 레이싱 (racing) 문제를 제거하고, 구조 자체도 매우 간단하기 때문에 고속 동작이 용이한 장점을 가지고 있다. 또한 한 종류의 클럭을 사용하기 때문에 클럭 드라이버 및 클럭 네트워크가 간단해 진다는 장점이 있다. 하지만 이러한 구조는 글리치나 비대칭적인 전파 지연 시간과 같은 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 설계하였다. 제안된 구조는 출력의 불필요한 방전을 막기 위한 방전 억제 방식(Discharge Suppression Scheme)을 이용하여 출력의 글리치 현상을 완전히 제거하였으며, 최대 클럭 경사 민감도를 0.25ns에서 1ns로 4배 이상 향상시킬 수 있었다. 또한 기존 구조를 개선하여 트랜지스터 수를 줄(기고, 비대칭적인 전파 지연 시간을 대칭적으로 만들어 줌으로서 기존 구조에 비해서 약 30%의 속도 향상 효과를 얻을 수 있었다.