본 논문에서는 RF 회로의 3차원 적층 구조를 설계하고 RF 회로의 특성개선 효과를 살펴보았다. 3차원적 RF 회로를 구현하기 위하여 분할 설계 기준을 제안하였으며 이에 따라 RF 회로를 기능별, 동작 주파수별로 분할하여 구현하였다. 분할된 하위 모듈을 3차원으로 적층 연결할 수 있도록 PAA 입출력 단자구조를 이용하여 3차원 형태의 ITS RF 시스템을 제작하였다. 이에 따라 아날로그 신호와 디지털 신호, DC 전원이 혼재되어 있는 ITS(지능형 교통관제 시스템) 224MHz RF 모듈을 구성되는 회로를 특성 임피던스 정합과 시스템의 동작 안정도를 고려하여, 기능별로는 송신부, 수신부, PLL(Phase Locked Loop)부, 전원부로 분할하였고 주파수별로는 224MHz, 21.4MHz, 및 450kHz~DC의 주파수 대역으로 분할하여 설계하였다. RF 회로 모듈을 구현하는 과정에서 224MHz 대역에서 동작하는 송신부와 수신부 증폭회로는 설계치와 일치하는 18.9㏈, 23.9㏈의 이득, PLL부와 전원부는 위상 고정, 정전원 입력의 동작특성을 최대화시킬 수 있었다. 3차원 구조의 RF 모듈은 2차원의 평면구조의 단일 기판 구성방법과 비교하여 부피 및 배선길이에서 각각 76.9%, 28.4%를 감소시킨 $48cm^3$, 1.8cm를 나타내었고, 열적 성분인 최고 동작 온도특성은 37% 감소한 $41.8^{\circ}C$를 나타났다. PAA형 3차원 적층 구조는 고속 고밀도 저전력의 특성을 가지며, 저비용으로 구현할 수 있으며 RF 주파수 영역에서 각 모듈을 기능별, 주파수별로 모듈화해 제품의 기능을 가변적으로 변화시켜줄 수 있음을 알 수 있었고, RAA 형태의 입출력 단자로 연결함으로써 단일 양면 기판으로 구현되던 2차원적 RF 회로 모듈의 부피와 전기적 동작 특성과 열적 특성을 개선시킬 수 있었다.
연안 해역에서 소형 선박의 프로펠러 고장으로 인한 사고가 지속적으로 발생하고 있다. 특히, 해상부유물(폐그물 및 로프 등)에 의하여 선박 프로펠러가 감기는 사고가 빈번히 일어나고 있다. 선박 프로펠러 감김 사고는 동력 상실로 인한 선박의 운항 지연 및 표류로 인한 1차 사고와 프로펠러에 감긴 로프을 제거하기 위한 잠수 작업등으로 인한 2차 사고의 우려가 있다. 이러한 빈번한 프로펠러 감김 사고에도 불구하고 문제를 해결할만한 적절한 도구가 없어 선박을 육상으로 인양하여 수리하거나, 잠수부가 직접 선박 아래로 잠수하여 문제를 해결하고 있는 실정이다. 이에 따라, 최근 선박 프로펠러 감김 사고를 예방하기 위해 프로펠러 샤프트에 로프절단장치를 일부 소형선박에 장착하고 있으나 비교적 높은 설치비용 및 시간이 으로 인하여 원활하게 적용되어지지 않는 것으로 판단된다. 본 연구에서는 이러한 문제점을 해결하기 위해 기계톱 원리를 이용한 간단한 구조를 가진 수중절단기 기구 설계 및 제어기 개발을 수행하였다. 수중절단기의 톱날은 직선왕복동작을 위해 유성기어와 크랭크핀을 사용함으로써 긴 행정을 가질 수 있도록 하였다. 또한 수중절단기는 소형 선박에 비치되어있는 배터리를 이용하여 작동시킬 수 있도록 하였다. 또한, 비전문가인 사용자가 보다 편리하고 안전하게 사용할 수 있도록 역전류 방지 및 속도제어회로를 적용하여 편리성 및 안정성을 확보하였다.
MEH-PPV/DFPP 혼합물의 고분자 박막에서 광학적 특성들이 최초로 조사되었다. 여기서 사용된 BFPP(N, N'-diperfluorophenyl-3,4,9,10-perylenetetracarboxylic diimide)는 새로운 n형 고분자인데 공기 중에서 안정성이 우수하고 일반 용매에서 잘 용해되었다. 1:19 DFPP:MEH-PPV 혼합물의 경우 매우 효율적인 형광소멸이 관측되었다. 더불어 이 MEH-PPV/DFPP 광전 셀의 광전류 응답특성들이 측정되었다. 빛의 세기가 $50mW/cm^2$일 때 단락전류 밀도는 단일 층의 MEH-PPV 소자들보다 2배 이상 되었다.
LILI-128 스트림 암호는 클럭 조절형 스트림 암호방식이며, 이러한 구조는 동기식 논리회로 구현시 속도가 저하되 는 단점이 있다. 즉, 클럭 조절형인 LFSRd는 외부 클럭보다 1~4 배 높은 클럭을 요구하기 때문에 동일한 시스템 클 럭 하에서는 데이터 전송속도에 따른 시스템 성능이 저하된다. 본 논문에서는 귀환/이동에 있어서 랜덤한 4개의 연결 경로를 갖는 4-비트 병렬 LFSRd를 제안하였다. 그리고 ALTERA 사의 FPGA 소자(EPF10K20RC240-3)를 선정하여 그래 픽/VHDL 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며, 50MHz 시스템 클럭에서 안정적인 50Mbps (즉, 45 Mbps 수준인 T3급 이상, 설계회로의 최대 지연 시간이 20ns 이하인 조건) 출력 수열이 발생될 수 있음을 확인하였다. 마지막으로, FPGA/VHDL 설계회로를 Lucent ASIC 소자 (LV160C, 0.13$\mu\textrm{m}$ CMOS & 1.5v technology)로 설계 변환 및 타이밍 시뮬레이션한 결과 최대 지연시간이 1.8ns 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다.
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[게시일 2004년 10월 1일]
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