• 한국동물학회지
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• 제37권1호
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• pp.12-18
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• 1994

The prothoracicotropic hormone (PTTH) produced by the neurosecretory cells in insects is involved in molting and metamorphosis by activating the prothoracic frins) glands to secrete ecdysone (or related ecdvsteroidsl. In the present study, the small PTTH-like gene was isolated by screening of CDNA library using the bombvxin (corresponding to small PTTH in Bombvx moril gene probe in Drosophilo melonogaster. It showed 50-6096 sequence homology to bombyxin gene. The expression patterns of this gene showed developmental stage- and tissue-dependent manners. The mRNA was detected only in the late third instar larval-prepupa which is stases showing the highest hormonal activity to secrete ecdysteroids, and detected in the brain pan of the Isle third instar lanrae.

• 전자공학회논문지C
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• 제34C권12호
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• pp.9-19
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• 1997

This paper describes the design and FPGA implementation of a system control unit within a multiprocessor chip which can be used as a node processor ina massively parallel processing (MPP) caches, memory management units, a bus unit and a system control unit. Major functions of the system control unit are locking/unlocking of the shared variables of protected access, synchronization of instruction execution among four integer untis, control of interrupts, generation control of processor's status, etc. The system control unit was modeled in very high level using verilog HDL. Then, it was simulated and verified in an environment where trap handler and external interrupt controller were added. Functional blocks of the system control unit were changed into RTL(register transfer level) model and synthesized using xilinx FPGA cell library in synopsys tool. The synthesized system control unit was implemented by Xilinx FPGA chip (XC4025EPG299) after timing verification.

• 전자공학회논문지C
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• 제34C권6호
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• pp.22-27
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• 1997

This paper propose a novel VLSI architecture for a multiplierless FIR filter chip providing variable-length taps. To change the number of taps, we propose two special features called a data-reuse structure and a recurrent-coefficient scheme. These features consist of several MUXs and registers and reduce the number of gates over 20% compared with existing chips using an address generation unit and a modulo unit. Since multipliers occupy large VLSI area, a multiplierless filter chip meeting real-time requirement can save large area. We propose a modified bit-serial multiplication algorithm to compute two partial products in parallel, and thus, the proposed filter is twice faster and has smaller hardware than previous multiplierless filters. We developed VHDL models and performed logic synthesis using the 0.8.mu.m SOG (sea-of-gate) cell library. The chip has only 9,507 gates, was fabricated, and is running at 77MHz.

• 한국동물학회지
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• 제38권1호
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• pp.49-54
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• 1995

본 연구자들은 근원세포를 면역시켜 얻은 hybidoma들을 검색하여. 계배 근원세포의 분화와 관련된 단백질을 인지하여 분화를 억제하는 대과가 있는 monoclonal antibody 3H35를 선별하여 그 항원을 확인한 바 있다(Kim et af.. (1992), Korean J. Zool 35 29-36) 본 연구에서는 λZAP에 cloning된 chicken muscle CDNA library들을 lacZ fusion protein으로 발현시켜 항체 3H35로 검색하여 그 유전자를 찾아내었다. 선별한 CDNA clone 중 C59의 삽입 절편은 1.6 kb이었고, 발현시킨 facE fusion protein 은 60 kDa로, f-galactosidase에 대한 항체에 반응하며 3H35와도 반응함을 immunoaffinitv adsorbant와 immunoblot으로 확인하였다 Clone C59의 삽입 절편의 염기서열을 분석한 결과, 실제 유전자는 1.6 kb 이상이며, 알려진 어느 다른 유전자와도 관련이 없는 새로운 근특이 유전자로 판단되었다. 아미노산으로 전환시켰을 때 31개의 특이한 서열이 7차례 반복된 부분이 나타났으며 이 서열의 23개가 일정하게 보존되어있고 나머지 서열의 아미노산의 polarity도 매우 유사하게 효존되어있다. 이들의 보존성이 극히 높은 것으로 보아 독특한 기능을 수행하는 domain으로 추정된다.

• 생명과학회지
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• 제17권6호통권86호
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• pp.841-846
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• 2007

종양항원의 동정과 발견은 암 백신 및 진단개발에 매우 중요하다. 암환자의 혈청에서 종양 항원를 동정하는 SEREX가 개발되어왔다. SEREX에서 동정된 종양항원은 진단의 분자 지표 뿐 만 아니라 항암 백신 개발에 응용되고 있다. 따라서 SEREX는 종양항원 동정에 사용되어지는 매우 강력한 방법이다. 항암 백신의 개발은 동정된 종양항원이 체 또는 T cell에 기초하여 작동하는지 해명하는 것이 중요한 요소이다. 이 논문은 강력한 종양항원의 동정 방법인 SEREX 의 응용에 관하여 고찰 할 것이다.

• 한국정보과학회논문지:시스템및이론
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• 제28권8호
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• pp.406-413
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• 2001

본 논문은 CMOS 디지털 회로에서 글리치(glitch)에 의해 발생하는 전력소모를 줄이기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 사이징되는 게이트의 위치와 양에 따라 게이트 사이징을 세 가지 type으로 분류한다. 또한 버퍼삽입은 삽입되는 버퍼의 위치에 따라서 두 가지 type으로 분류한다. 글리치 제거 효과를 극대화하기 위해서 비용과 이득의 상관관계를 고려하여 하나의 최적화 과정 안에서 세 가지 type의 게이트 사이징과 두 가지 type의 버퍼삽입을 혼합한다. 제안된 알고리즘은 0.5$\mu\textrm{m}$ 표준 셀 라이브러리(standard cell library)를 이용한 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증하였다. 실험결과는 평균적으로 69.98%의 글리치 감소와 28.69%의 전력감소를 얻을 수 있었으며 이것은 독립적으로 적용된 게이트 사이징과 버퍼 삽입 알고리즘에 의한 것 보다 좋은 결과이다.

• 전기의세계
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• 제39권6호
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• pp.14-19
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• 1990

1. CAD system과 PROPS를 접속하여 CADsystem에서 Design된 surface를 사용할 수 있으며 Robot Kinematics를 graphic library화하여 surface배치 수상 및 path generation 및 animation을 통하여 가공작업을 위한 로보트 운동을 simulation할 수 있게 되었다. 2. Denavit-hartenberg transformation form에 의해 여러 Robot Kinematic을 일반적인 형식으로 library화 하였다. 3. 금형 가공의 공정들을 Menu로 만들어서 Expert system을 도입, 손쉽게 Interactive한 작업을 할 수 있게 하였다. 4. 차후의 연구 목표는 로보트 Calibration S/W의 개발 및 실현 그리고 Expert System을 이용한 Robot Program Generator의 완성을 통한 전체 Off-line programming System을 정립하는데 있다. 이를 위해서 더 실제적인 Tool Path Generation과 Expert System을 이용한 가공 조건의 결정 및 User Interface를 위한 Window가 개발되어야 한다. 5. 1차년도에 개발된 Robotonomic Tool System의 유연성을 확장시킨다. 실험결과를 바탕으로 공정 자동화 시스템을 확장시킨다. 6. 연마공정자동화에 필수적인 공구 및 공구 Tip의 표준화 및 자동교환장치를 개발한다. 7. 금형연마 Cell의 구성요소들간의 Interface 및 System Controller에서의 집적화를 시킨다.

• 융합신호처리학회논문지
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• 제4권3호
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• pp.61-67
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• 2003

We propose a systolic array for dynamic programming which is a technique for solving combinatorial optimization problems. We derive a systolic array for single source shortest path Problem, SA SSSP, and then show that the systolic array serves as dynamic Programming systolic array which is applicable to any dynamic programming problem by developing a systolic array for 0 1 knapsack problem, SA 01KS, with SA SSSP for a basis. In this paper, each of SA SSSP and SA 01KS is modeled and simulated in RT level using VHDL, then synthesized to a schematic and finally implemented to a layout using the cell library based on 0.35${\mu}{\textrm}{m}$ 1 poly 4 metal CMOS technology.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2002년도 춘계학술발표논문집(상)
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• pp.1-5
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• 2002

본 논문에서는 UART(Universal Asynchronous Receiver-Transmitter)를 soft IP(Intellectual Property) 모듈 형태로써 VLSI 설계과정을 통하여 구현하였다. 이 모듈은 현재 각종 통신 디바이스에서 최하 말단에서 직렬 데이터를 시스템으로 받아들이거나 병렬 데이터를 직렬 라인에 실어 보내는 중요한 역할을 담당한다. 본 연구에서 설계한 UART는 간단한 모듈 형태로 제작되어 있어 Verilog-HDL을 사용하여 직렬 송ㆍ수신을 필요로 하는 시스템에 내장되어 사용될 수 있다. 본 논문에서는 설계 순서에 따라 UART를 설계하고 Simulation을 하고 Synopsys Tool을 사용하여 Compile 과 Synthesis 후 Gate Area 와 Belay를 검출해 내었다. 합성결과 0.25$\mu$m 공정의 CMOS Cell Library를 사용하였을 경우 전체 면적은 1,013 gate가 나왔다. 본 논문에서 설계한 UART의 최장경로가 최대 4.12ns로 나타났으며, 최대 동작 클럭 주파수는 200MHz 로써 150Mbps 이상의 전송 속도를 가진다.

• 한국멀티미디어학회논문지
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• 제11권6호
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• pp.816-827
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• 2008

In this paper, two-stage pipelined floating-point arithmetic unit (FP-AU) is designed. The FP-AU processor supports seventeen operations to apply 3D graphics processor and has area-efficient and low-latency architecture that makes use of modified dual-path computation scheme, new normalization circuit, and modified compound adder based on flagged prefix adder. The FP-AU has about 4-ns delay time at logic synthesis condition using $0.18{\mu}m$ CMOS standard cell library and consists of about 5,930 gates. Because it has 250 MFLOPS execution rate and supports saturated arithmetic including a number of graphics-oriented operations, it is applicable to mobile 3D graphics accelerator efficiently.