• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 B
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• pp.620-622
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• 1995

This paper presents an analysis of the voltage stability when the contingency is occured in the power system. The evaluation of voltage stability is examined by the system identification based on T/L losses and percent indicator which represents how relatively far-off from the voltage collapse. When contingency happens, the bus voltages can be calculated using the EMTP and then, the time-interval in contingency is linearized between the known operating points in nose curves. For the sample study, the 5-bus and 7-bus systems are selected and, countermeasures for the contingency are established in view of the voltage stability.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 A
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• pp.192-194
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• 2004

At present, application of PSS/E input data for power flow , stability and fault analysis consist of only 154kV and over data(except 22.9kV data). 22.9kV(5.C) Static Condenser is in operation and installation at 22.9kV Bus of 154kV Substation. however, we assume that 22.9kV 5.C install at 154kV Bus. so, we need to study and search about critical limit for 154kV Bus standard operating Voltage according to 22.9kV 5.C Modeling Site by PSS/E Ver28

• 대한토목학회논문집
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• 제38권1호
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• pp.167-174
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• 2018

본 연구는 현실 적용성을 고려한 버스 최적 배차간격 모형 구축을 통해 현실적 운행계획 작성에 기여하고자 한다. 부산시가 제시한 시내버스 운행계획의 적정성 검토를 통해, 배차간격 및 운행시간이 현실적 여건을 고려하지 않고 계획되어 있음을 파악하였다. 이에 실제 도로 여건과 운행환경을 고려한 운행시간 제약조건과 해당 노선의 수요 충족을 위한 시간대별 배차간격 도출 모형을 구축하였고 부산시 10번과 27번 노선을 사례로 모형의 적용성을 검증하였다. 본 연구는 교통카드 및 BIMS (Bus Information Management System)가 제공하는 방대한 자료(Big-Data)로부터 필요 정보를 추출하였으며, 그 과정에서 분석에 필요한 자료와 정보 추출 과정도 요약 제시하였다. 본 연구의 결과는 현실적 운행계획 작성과 향후 보다 정밀한 여건을 고려한 연구에 기여할 것으로 기대한다.

• 대한토목학회논문집
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• 제30권3D호
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• pp.241-246
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• 2010

본 연구는 버스정보시스템(BIS)의 운영을 통해 수집되고 있는 데이터를 이용하여 도시내 가로의 통행시간을 추정하기 위한 연구이다. 기존의 버스시스템에 첨단정보통신 기술을 접목한 BIS는 많은 지방자치단체에서 구축하여 운영 중에 있다. 그러나 이러한 기술동향을 반영한 연구는 부족한 실정이다. 기존에 구축된 BIS의 운영을 통해 유용한 교통정보들이 수집되고 있으나 수집된 데이터의 활용은 활발히 이루어지지 못하고 있다. 본 연구에서는 BIS의 운영을 통해 수집되고 있는 버스운행 데이터를 이용하여 도시내 가로의 링크통행시간 추정을 통해 도시의 교통관리에 활용하고 운전자에게 교통정보를 제공하기 위한 기초적인 연구를 수행하고자 하였다. 연구결과 버스의 링크통행시간이 두 개의 군집으로 나타났으며 따라서 링크통행시간을 두 개의 군집으로 나누어 추정모형을 구축하였다. 구축된 모형을 통계적으로 검정하기 위해 T-test를 실시한 결과 통계적으로 유의한 것으로 분석되었다.

• 대한교통학회지
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• 제36권1호
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• pp.13-22
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• 2018

버스는 대표적인 대중교통수단 중 하나로서, 운행 목적, 운영 거리, 관리 기관 등에 따라 운송사업 유형별로 구분되어 다양하게 운영되고 있다. 버스 관련 사고는 높은 재차인원으로 인하여 큰 피해를 야기할 수 있음에도 불구하고, 버스 운송사업 유형에 따른 사고심각도에 관한 연구는 상대적으로 기존 연구에서 많이 다루어지지 않았다. 본 연구는 버스 관련 사고의 심각도에 미치는 영향요인들을 분석하고 버스 운송사업 유형 별 사고심각도를 저감하기 위한 정책 방향을 제시하는 것을 목적으로 한다. 이를 위해 교통사고 분석시스템(TAAS)에서 추출된 5년 동안의 버스 관련 사고 자료가 사용된다. 시내버스, 시외 및 고속버스, 그리고 전세버스의 세 가지 운송사업 유형 별 순서형 프로빗 모형이 사고심각도 영향요인을 분석하기 위해 추정된다. 분석 결과 속도, 노면상태 등 모든 버스 운송사업 유형의 사고심각도에 유의미한 영향을 미치는 변수도 존재하는 반면 버스 운송사업 유형에 따라 상이하게 사고심각도에 유의미하게 영향을 미치는 변수들이 존재함을 확인하였다. 시내버스의 경우 시간대, 도로 선형 및 신호기 설치 여부가 통계적으로 유의한 변수인 것으로 확인되었다. 시외 및 고속버스의 경우 안전벨트 착용여부와 도로 등급이 사고심각도에 유의미한 영향을 미치는 변수였으며, 전세버스의 경우 시간대, 운전자의 운전 경험, 안전벨트 착용여부, 신호기 설치 여부 및 시간대가 통계적으로 유의한 변수인 것으로 분석되었다. 본 연구의 결과를 통해 버스 운송사업 유형 별 사고심각도를 저감하는 데 기여할 수 있을 것으로 사료된다.

• 한국IT서비스학회지
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• 제12권1호
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• pp.1-14
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• 2013

The government has implemented operating the bus information terminal (hereinafter, 'BIT') to use by building it at a major bus station to solve the problem of traffic congestion. Busan Metropolitan City has been continuously expanding the installation of 'BIT' since 2003. However, there are few research on the factor to use and satisfaction survey on 'BIT' from the perspective of the users. This study, in an effort to inquire into the 'BIT' utilization factor and its vitalization plan, conducted a face to face survey of 172 citizens who had the experience in the 'BIT'. The result of the data analysis showed that usability, convenience, and availability were the critical factors for a BIT use. In addition, the general intention to use 'BIT' was found to be very high as much as 90.7%. The contributions of this study are as follows. The academic contributions is that it proved the relationship between usability, convenience and the intention to use suggested by the information technology acceptance model is supported even in case of 'BIT.' For the practitioners this study provides ground data for a local government to make a plan of a BIT extension.

• 조명전기설비학회논문지
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• 제21권3호
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• pp.82-87
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• 2007

본 논문은 수용가에 대한 전력요금이 각 모선별로 부과될 경우 모선들의 전력품질을 측정하여 이를 비용화할 수 있다고 가정하였다. 이를 계통계획에 반영하여 예상되는 비용은 샘플계통을 통하여 다음과 같은 계산 방법을 제안하였다. 먼저 모선가격을 계산하기 위해서는 계통에서 전력설비의 운전조건은 최적조류계산에 의해 최적화되어 있는 상황으로 가정하여 모선가격[$/MVAH]을 산정하고, 계통의 각 모선에 연결된 부하들의 연중 발생하는 고장에 의해 탈락되는 피해비용을 산출하였다. 결과적으로 제안된 방법은 전력품질을 포함한 모선 총합 비용을 계산시 매우 효과적이였다.

• 대한교통학회지
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• 제13권4호
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• pp.105-115
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• 1995

This paper deals with an operation concept of "time-transfer of buses", in which buses arrive a transfer center at the same time and allow passengers to transfer to other bus lines, so that passengerscan go anywhere all the timed-transfere buses operate with only one transfer. This timed-transfer bus system is known as an efficient operating technique which can be adopted in an area with sparsely distrubuted bus demand. A model of timed-transfer is estabilished in terms of vaious factors such as the expected(or average) arrival time, distribution of arrival time, timed-transfer cycle, shceduled departure time, etc. It is assumed that the objective of timed-transfer bus system is to minimize the total transfer waiting time. The optimal schedualed arrival time or buffer time(time required to arrive ealy in consideration of delay) is analyzed for a general case and various speicial cases. It was found that the optiaml buffer time is an inverse funcion of the timed-transfer cycl and increases with the cycle time, assumin g that there is a fixed scheduled departure time at the transfer cetner regardless of whether one or more buses fail to arrive before the scheduled departure time. If buses are to wait uhtil all the buses arrive at the transfer center, that is, the transfer departure time is vairable, the optimal scheduled arrival times can be obtained by a mathmatical programming.

• 대한전기학회논문지:전력기술부문A
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• 제53권10호
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• pp.565-572
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• 2004

This paper proposes an expert system which can enhance the accuracy of real-time bus reconfiguration strategy by adopting local minimum tree search method and minimize the spreading effect of the fault by considering totally the operating condition when a main transformer fault occurs in the automated substation. The local minimum tree search method to expand the best-first search method. This method has an advantage which can improve the performance of solution within the limits of the real-time condition. The inference strategy proposed expert system consists of two stages. The first stage determines the switching candidate set by searching possible switching candidates starting from the main transformer or busbar related to the event. And, second stage determines the rational real-time bus reconfiguration strategy based on heuristic rules for the obtained switching candidate set. Also, this paper studies the generalized distribution substation modelling using graph theory and a substation database is designed based on the study result. The inference engine of the expert system and the substation database is implemented in MFC function of Visual C++. Finally, the performance and effectiveness of the proposed expert system is verified by comparing the best-first search solution and local minimum tree search solution based on diversity event simulations for typical distribution substation.

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.27-32
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• 2022

RISC-V is an open instruction set architecture (ISA) developed in 2010 at UC Berkeley, and active research is being conducted as a processor to compete with ARM. In this paper, we propose an SoC system including an RV32I ISA-based 32-bit 5-stage pipeline processor and AHB bus master. The proposed RISC-V processor supports 37 instructions, excluding FENCE, ECALL, and EBREAK instructions, out of a total of 40 instructions based on RV32I ISA. In addition, the RISC-V processor can be connected to peripheral devices such as BRAM, UART, and TIMER using the AHB-lite bus protocol through the proposed AHB bus master. The proposed SoC system was implemented in Arty A7-35T FPGA with 1,959 LUTs and 1,982 flip-flops. Furthermore, the proposed hardware has a maximum operating frequency of 50 MHz. In the Dhrystone benchmark, the proposed processor performance was confirmed to be 0.48 DMIPS.