• 한국정보통신학회논문지
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• 제18권9호
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• pp.2183-2188
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 채널 도핑농도 변화에 따른 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 일반적으로 저 농도로 채널을 도핑하여 완전결핍상태로 동작하도록 제작한다. 불순물산란의 감소에 의한 고속 동작이 가능하므로 고주파소자에 응용할 수 있다는 장점이 있다. 미세소자에서 필연적으로 발생하고 있는 단채널 효과 중 문턱전압이동현상이 비대칭 DGMOSFET의 채널도핑농도의 변화에 따라 관찰하고자 한다. 문턱전압을 구하기 위하여 해석학적 전위분포를 포아송방정식으로부터 급수형태로 유도하였다. 채널길이와 두께, 산화막 두께 및 도핑분포함수의 변화 등을 파라미터로 하여 도핑농도에 따라 문턱전압의 이동현상을 관찰하였다. 결과적으로 도핑농도가 증가하면 문턱전압이 증가하였으며 채널길이가 감소하면 문턱전압이 크게 감소하였다. 또한 채널두께와 하단게이트 전압이 감소하면 문턱전압이 크게 증가하는 것을 알 수 있었다. 마지막으로 산화막 두께가 감소하면 문턱전압이 증가하는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.698-701
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• 2013

비대칭 이중게이트(double gate; DG) MOSFET의 문턱전압이하 스윙의 게이트 산화막 두께에 대한 변화를 고찰하였으며 이를 위하여 포아송방정식의 해석학적 전위분포를 구하였다. 비대칭 DGMOSFET 소자는 대칭적 구조를 갖는 DGMOSFET와 달리 4단자 소자로서 상단과 하단의 게이트 산화막 두께 및 인가전압을 달리 설정할 수 있다. 포아송방정식을 풀 때 전하분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 가깝게 해석하였다. 비대칭 DGMOSFET의 문턱전압 이하 스윙을 상 하단 게이트 산화막 두께 변화에 따라 관찰한 결과, 게이트 산화막 두께에 따라 문턱전압이하 스윙은 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 산화막 두께가 증가할 때 문턱전압이하 스윙 값도 증가하였으며 상단 게이트 산화막 두께의 변화가 문턱전압이하 스윙 값에 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• E2M - 전기 전자와 첨단 소재
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• 제9권3호
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• pp.277-283
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• 1996

The temperature dependent characteristics of hydrogenerated amorphous silcon thin film transistor (a-Si:H TFT) with a bottom gate of N-Type <100> Si wafer were investigated. Drain current on the hysteresis characteristic curve showed an exponential variation. Hysteresis area of TFT increased with the gate voltage increased and decreased with the small gate voltage. According to the variation of gate voltages, drain current of TFT increased by temperature increase, and hysteresis characteristics mainly depended on the temperature increase. The hysteresis current showed negative characteristics curve over 383K. The hysteresis occurance area and the differences of forward and reverse sweep were increased at the higher temperature. Hysteresis current of I$_{d}$(on/off) ratio decreased at the lower temperature and increased at the higher temperature.e.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.614-615
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• 2016

Junctionless FET(JLFET)로 구성된 적층형 3차원 인버터의 전기적 상호작용을 연구하였다. 상단과 하단 트랜지스터의 사이에 Inter Layer Dielectric (ILD) 두께가 50 nm 이하일 때에 하단 트랜지스터의 게이트 전압에 따라서 상단 트랜지스터에 전류-전압 특성이 급격히 변화하는 모습을 보였다. 따라서, 적층형 구조를 사용할 때에도 두 트랜지스터의 거리에 따른 전기적 상호작용을 고려해야 한다.

• 한국진공학회지
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• 제11권4호
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• pp.212-217
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• 2002

고신뢰성 트렌치 게이트 MOSFET을 제작하기 위해 트렌치 코너를 pull-back 공정과 수소 열처리 공정을 이용하여 트렌치 코너를 둥글게 만드는 기술을 개발하였고 이를 이용하여 균일한 트렌치 게이트 산화막을 성장시킬수 있었다. 그 결과 수소 열처리 하기 전에 항복전압이 29 V인 것이 수소 열처리한 후 약 36 V로 증가하여 항복 전압에서 약 25% 향상되었다. 그리고 트렌치 게이트를 이용한 MOSFET에서 트렌치 셀이 약 45,000개 일때 게이트와 소스에 10 V를 인가했을 때, 드레인 전류는 약 45.3 A를 얻었고, 게이트 전압의 10 V, 전류를 5 A를 인가한 상태에서 On-저항은 약 55 m$\Omega$ 얻었다.

• 전력전자학회논문지
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• 제25권2호
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• pp.87-93
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• 2020

This study proposes a gate driver that operates semiconductor switches in the bipolar pulsed power modulator. The proposed gate driver was designed to receive isolated power and synchronized signals through the gate transformer. The gate circuit has a separate delay in the on-and-off operation to prevent a short circuit between the top and bottom switches of each leg. On the basis of the proposed gate circuit, a bipolar pulsed power modulator prototype with a 2.5 kV/100 A rating was developed. Finally, the bipolar pulsed power modulator was tested under resistive load and plasma reactor load conditions. It is verified that the proposed gate driver can be applied to a bipolar pulsed power modulator.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권3호
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• pp.263-267
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• 2014

Super junction trench gate power MOSFETs have been receiving attention in terms of the trade-off between breakdown voltage and on-resistance. The vertical structure of super junction trench gate power MOSFETs allows the on-resistance to be reduced compared with conventional Trench Gate Power MOSFETs. The heat release of devices is also decreased with the reduction of on-resistance. In this paper, Lattice Temperature of two devices, Trench Gate Power MOSFET and Super junction trench gate power MOSFET, are compared in several temperature circumstance with the same Breakdown Voltage and Cell-pitch. The devices were designed by 100V Breakdown voltage and measured from 250K Lattice Temperature. We have tried to investigate how much temperature rise in the same condition. According as temperature gap between top of devices and bottom of devices, Super junction trench gate power MOSFET has a tendency to generate lower heat release than Trench Gate Power MOSFET. This means that Super junction trench gate power MOSFET is superior for wide-temperature range operation. When trench etching process is applied for making P-pillar region, trench angle factor is also important component. Depending on trench angle, characteristics of Super junction device are changed. In this paper, we focus temperature characteristic as changing trench angle factor. Consequently, Trench angle factor don't have a great effect on temperature change.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.529-530
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• 2017

Junctionless FET(JLFET)로 구성된 적층형 3차원 인버터의 전기적 상호작용을 연구하였다. Inter Layer Dielectirc (ILD) 두께에 따른 상단 JLFET의 $N_{gate}-N_{gate}$ 정전용량과 전달 컨덕턴스의 특성 변화를 하단 JLFET 게이트 전압에 따라서 조사하였다. 상단과 하단 JLFET 사이 간격이 수십 nm 인 적층형 구조를 사용할 때에 두 트랜지스터의 거리에 따른 AC 전기적인 상호작용을 고려해야 한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.748-751
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 채널 도핑농도 변화에 따른 문턱전압이동현상에 대하여 분석하였다. 비대칭 DGMOSFET는 일반적으로 저농도로 채널을 도핑하여 완전결핍상태로 동작하도록 제작한다. 불순물산란의 감소에 의한 고속동작이 가능하므로 고주파소자에 응용할 수 있다는 장점이 있다. 미세소자에서 필연적으로 발생하고 있는 단채널효과 중 문턱전압이동현상이 비대칭 DGMOSFET의 채널도핑농도의 변화에 따라 관찰하고자 한다. 문턱전압을 구하기 위하여 해석학적 전위분포를 포아송방정식으로부터 급수형태로 유도하였다. 채널길이와 두께, 산화막두께 및 도핑분포함수의 변화 등을 파라미터로 하여 도핑농도에 따라 문턱전압의 이동현상을 관찰하였다. 결과적으로 도핑농도가 증가하면 문턱전압이 증가하였으며 채널길이가 감소하면 문턱전압이 크게 감소하였다. 또한 채널두께와 하단게이트 전압이 감소하면 문턱전압이 크게 증가하는 것을 알 수 있었다. 마지막으로 산화막두께가 감소하면 문턱전압이 증가하는 것을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제14권3호
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• pp.15-20
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• 2007

플라스틱 기판에 적용이 가능한 최대 공정온도 $270^{\circ}C$ 이하에서 ZnO-TFT 소자를 제작하였다. ZnO-TFT 소자는 bottom gate 구조로 제작되었으며, ICP-CVD로 형성된 $SiO_2$ 산화물 게이트 공정을 제외하고는 모든 박막증착 공정은 RF-magnetron sputtering process를 이용하였다. ZnO 박막은 Ar과 $O_2$ gas 유량의 비율에 따라 여러 가지 조건에서 RF-magnetron sputtering 시스템을 이용하여 상온에서 증착하였다. Ar과 $O_2$ gas의 비율에 따라 제작된 TFT 소자는 모두 enhancement 모드의 소자특성을 나타내었고, 또한 가시광선영역에 있어 80% 이상의 높은 투과율을 보였다. ZnO 증착시 순수 Ar을 사용하여 제작된 ZnO-TFT의 경우에, $1.2\;cm^2/Vs$의 field effect mobility, 8.5 V의 threshold voltage, 그리고 $5{\times}10^5$의 높은 on/off ratio, 1.86 V/decade의 swing voltage로 가장 우수한 전기적 특성을 보였다.