• 전자공학회논문지B
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• 제32B권6호
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• pp.849-861
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• 1995

In this paper, a new trace driven simulation algorithm is proposed to evaluate the bus traffic and the miss ration of the various sector cache memories, which have various sub-block sizes and block sizes and associativities and number of sets, with a single pass through an address trace. Trace-driven simulaton is usually used as a method for performance evaluation of sector cache memories, but it spends a lot of simulation time for simulating the diverse cache configurations with a long address trace. The proposed algorithm shortens the simulation time by evaluating the performance of the various sector cache configurations. which have various sub-block sizes and block sizes and associativities and number of sets , with a single pass through an address trace. Our simulation results show that the run times of the proposed simulation algorithm can be considerably reduced than those of existing simulation algorithms, when the proposed algorithm is miplemented in C language and the address traces obtained from the various sample programs are used as a input of trace-driven simulation.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.36-44
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• 2003

본 논문에서는 비터비 디코더의 디코딩과정에서 trace-forward 과정이후. trace-back 동작 없이 decision bit를 결정 가능한 구조로 설계하여 사용 메모리 크기와 동작 cycle에서 이득을 가지는 변형된 레지스터 교환(modified register exchange) 방식을 제안하였다. 제안된 구조는 시뮬레이션에 의해 trace-back이 있는 기존의 방식과 동일한 결과를 나타냄을 확인하였으며, 변형된 레지스터 교환 방식과 기존의 레지스터 교환 방식, 그리고 trace-back 방식과 비교하였다. 제안한 방식은 다른 방식들에 비해 메모리를 1/(5 x constraint length)로 줄일 수 있고, trace-back 방식에 비해 throughput을 2배 향상시켰다. 변형된 레지스터 교환 방식을 적용한 비터비 디코더의 동작을 검증하기 위해 code rate 2/,3, constraint length, K가 3인 디코더를 radix-4 구조의 1 bit 디코딩 방식으로 설계하여 FPGA(field programmable gate away)를 이용하여 구현하고 측정을 통해 오류 정정 작용을 확인하였다. 또한 블록 디코딩 방식에도 적용할 수 있음을 보였다.

• 대한산업공학회지
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• 제39권6호
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• pp.577-586
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• 2013

In a shipyard, it is hard to predict block movement due to the uncertainty caused during the long period of shipbuilding operations. For this reason, block movement is rarely scheduled, while main operations such as assembly, outfitting and painting are scheduled properly. Nonetheless, the high operating costs of block movement compel task managers to attempt its management. To resolve this dilemma, this paper proposes a new block movement analysis framework consisting of the following operations: understanding the entire process, log clustering to obtain manageable processes, discovering the process model and detecting exceptional processes. The proposed framework applies fuzzy mining and trace clustering among the process mining technologies to find main process and define process models easily. We also propose additional methodologies including adjustment of the semantic expression level for process instances to obtain an interpretable process model, definition of each cluster's process model, detection of exceptional processes, and others. The effectiveness of the proposed framework was verified in a case study using real-world event logs generated from the Block Process Monitoring System (BPMS).

• 한국통신학회논문지
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• 제30권2A호
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• pp.20-25
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• 2005

본 논문에서는 trace-back 동작 없이 디코딩이 가능한 변형된 레지스터 교환 (MRE) 방식을 블록 디코딩에 적용하여 전송 속도를 높이고 latency를 줄이는 비터비 디코딩 방식을 제안하였다. 변형된 레지스터 교환 방식을 블록 디코딩에 적용함으로써 디코딩 블록의 시작 상태를 결정하기 위해 필요한 동작 사이클을 줄여, 블록 디코딩을 사용하는 기존의 비터비 디코더보다 더 적은 latency를 가지게 되었다. 뿐만 아니라, 메모리를 더 효율적으로 사용할 수 있으면서 하드웨어의 구현에 있어서도 복잡도가 더 감소하게 된다. 또한 시작 상태를 결정하기 위해 필요한 trace-back 동작을 없애고 메모리를 줄여 이에 따른 전력 소모를 줄이는 저전력 동작이 가능하다. 제안된 방식은 같은 하드웨어 복잡도로도 메모리의 감소 또는 latency의 감소에 중점을 둔 설계가 가능하다. 또한, 몇 가지 디자인 파라미터를 변경하여 합성 단계에서 하드웨어 복잡도와 전송 속도를 Dade-off 할 수 있도록 스케일러블한 구조로 설계하였다.

• 한국시뮬레이션학회논문지
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• 제12권2호
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• pp.35-44
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• 2003

The effectiveness of buffer cache replacement algorithms is critical to the performance of I/O systems. In this paper, we propose the degree of inter-reference gap (DIG) based block replacement scheme that retains merits of the least recently used (LRU) such as simple implementation and good cache hit ratio (CHR) for general patterns of references, and improves CHR further. In the proposed scheme, cache blocks with low DIGs are distinguished from blocks with high DIGs and the replacement block is selected among high DIGs blocks as done in the low inter-reference recency set (LIRS) scheme. Thus, by having the effect of the partitioning the cache memory dynamically based on DIGs, CHR is improved. Trace-driven simulation is employed to verified the superiority of the DIG based scheme and shows that the performance improves up to about 175% compared to the LRU scheme and 3% compared to the LIRS scheme for the same traces.

• 한국정보과학회논문지:시스템및이론
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• 제29권7호
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• pp.369-376
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• 2002

LRU는 비균등 참조 패턴을 보이는 데이타베이스의 캐쉬 교체 정책으로 적합하지 않음에도 불구하고, 적절한 대안 부재로 인해 대부분의 데이타베이스 시스템에서 캐쉬 교체 정책으로 이용되어 왔다. 본 논문은 실제 데이타베이스 트레이스 분석을 통해 데이타베이스의 블록 참조 패턴을 추출하고, 이를 바탕으로 새로운 캐쉬 교체 정책을 제안한다. 데이타베이스의 트레이스 분석 결과, 전체 시간동안 거의 참조되지 않는 블록이 전체의 70% 가량을 차지하였다. 그리고 블록의 재참조 가능성에 미치는 최근도(recency)의 영향력이 시간적 지역성으로 인해 처음엔 강력하지만, LRU 스택거리가 증가함에 따라 급격히 감소하여, 결국엔 사라지는 현상을 관찰하였다. 이 관찰을 토대로, 본 논문은 전체 블록을 재참조 가능성과 재참조 가능성에 대한 최근도의 영향력을 기준으로 4개의 그룹으로 분류하고, 각 그룹의 참조 특징에 적합한 우선순위 평가 방법을 운용하는 RCB(Reference Characteristic Based) 캐쉬 교체 정책을 제안한다. RCB 정책은 재참조 가능성이 극히 낮은 블록은 다른 블록보다 캐쉬에서 빨리 교체하며, 오랜 시간 참조되지 않은 블록에 대해서는 참조빈도에 의거하여 블록의 우선순위를 결정한다. 실제 데이터베이스 워크로드를 통한 모의실험 수행 결과, RCB 정책은 기존의 다른 교체 정책들(LRU, 2Q, LRU-K, LRFU)보다 우수한 성능을 나타냈으며, 특히 LRU에 비해서는 약 5 ~ 12.7% 정도, 캐쉬적중실패 회수를 줄였다. RCB 정책의 시간복잡도는 O(l)로서 LRU, 2Q 등과 동일하며, 캐쉬 크기를 N이라 할 때 시간복잡도가 $O(log_2N)$인 LFU와 LRU-K, 그리고 O(1)부터 $O(log_2N)$ 사이의 값을 갖는 LRFU보다 우수하다.

• 한국정보통신학회논문지
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• 제9권3호
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• pp.587-594
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• 2005

본 논문에서는 시분할 방식을 확장하여 윈도를 통해 비터비 복호화 되는 단위를 다중으로 버퍼링하고 병렬적으로 처리하는 비터비 복호화기를 구현한다. 연속적으로 입력되는 신호를 복호화 길이의 배수로 버퍼링한 후 이를 고속의 비터비 복호화기 셀을 이용하여 병렬적으로 복호화를 수행한다. 비터비 복호화기 셀의 사용수에 비례하여 데이터 출력율을 얻을 수 있는데 입력 버퍼의 프로그래밍 및 수정에 따라서 이러한 동작을 만족시킬 수 있다. 구현된 비터비 복호화기 셀은 해밍 거리 계산을 위한 HD 블록, 각 상태의 계산을 위한 CM 블록, 비교를 위한 CS 블록, 그리고 trace-back을 위한 TB 블록 및 LIFO 등으로 구성된다. 비터비 복호화기 셀은 ALTERA의 APEX20KC EP20K600CB652-7 FPGA에서 $1\%(351;cell)$의 LAB(Logic a..ay block)를 사용하여 최대 139MHz에서 안정적으로 동작할 수 있었다. 또한 비터비 복호화기 셀과 입출력 버퍼링을 위한 회로를 포함한 전체 비터비 복호화기는 약 $23\%$의 자원을 사용하면서 최대 1Gbps의 데이터 출력율을 가질 수 있도록 설계하였다.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 1998년도 봄 학술발표회 논문집
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• pp.329-346
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• 1998

• 인터넷정보학회논문지
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• 제16권5호
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• pp.19-27
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• 2015

최근 SSD(Solid State Drive)는 빠른 읽기/쓰기, 저전력 등 다양한 장점을 가지고 있어 스마트폰, 노트북, 서버 등의 저장장치로 사용 영역이 확대되고 있다. 하지만, 플래시 메모리의 읽기 및 쓰기의 비대칭적 성능과 제한된 쓰기 횟수가 SSD의 수명을 단축시키는 문제가 있어서 캐쉬(cache)로 사용되는 SSD의 내용을 변경시키는 블록 교체 기법(block replacement policy)이 매우 중요하다. Hybrid SSD의 수명을 향상 시킬 수 있는 방법 중 하나로 LARC 기법이 있으나, LARC는 SSD블록 관리를 위해 기존 LRU알고리즘을 사용하기 때문에 빈번히 참조되는 블록이 오래된 블록 대신 교체되어 SSD 미스율을 증가시킴으로써 시스템의 성능이 저하되는 문제점이 발생한다. 따라서, 본 논문에서는 다양한 데이터 읽기, 쓰기 환경에 효과적으로 대응하기 위해 블록의 재사용 간격을 고려한 새로운 블록 교체 기법을 제안한다. 제안된 기법은 블록 재사용 간격(Reuse interval)과 Age를 기반으로 최근성(Recency)을 추출하고 참조빈도(Frequency)를 같이 고려하여 블록을 교체한다. Workload 기반 Trace를 이용한 실험결과, 제안하는 기법은 여러가지의 기존 블록 교체 기법 및 LARC 알고리즘과 비교하여 쓰기 횟수 감소와 히트율 향상을 통해 시스템 성능과 SSD의 수명을 연장시킨다.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 2005년도 지반공학 공동 학술발표회
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• pp.669-680
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• 2005

It is very difficult to determine the failure block scale in great rock slopes. Especially, postulating entire slope domain as a failure block without attention to discontinuity trace lenth makes very confuse and difficult to design rock slopes. In this paper, we estimate realistic failure block scale using joint system simulation method and introduce the application procedures on rock slope analysis. Besides, presenting how joint characteristics measurement and statistical analysis results are applicated to slope stability analysis design flow.