• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.59-62
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• 2000

As the density of memories increases, unwanted interference between cells and coupling noise between bit-lines are increased and testing high density memories for a high degree of fault coverage can require either a relatively large number of test vectors or a significant amount of additional test circuitry. From now on, conventional test algorithms have focused on faults between neighborhood cells, not neighborhood bit-lines. In this paper, a new algorithm for NPSFs, and neighborhood bit-line sensitive faults (NBLSFs) based on the NPSFs are proposed. Instead of the conventional five-cell and nine-cell physical neighborhood layouts to test memory cells, a three-cell layout which is minimum size for NBLSFs detection is used. To consider faults by maximum coupling noise by neighborhood bit-lines, we added refresh operation after write operation in the test procedure(i.e., write \longrightarrow refresh \longrightarrow read). Also, we present properties of the algorithm, such as its capability to detect stuck-at faults, transition faults, conventional pattern sensitive faults, and neighborhood bit-line sensitive faults.

• 디지털산업정보학회논문지
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• 제4권4호
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• pp.9-19
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• 2008

In this paper, it is studied anti-collision algorithm based on the transmission protocol for RFID baseband system of the lSO/IEC 18000-6 Type-C regulation and designed the baseband part of RFID reader system using FPGA. To compensate this weak point of the slot random aloha algorithm which must have a long time to be dumped before deciding an appropriate slot size according to the number of surrounding tag, we suggested how to apply Bit By Bit algorithm to be able to recognize the tag when the tag is clashing. The design of the baseband part in the RFID reader system is accomplish by use of the ISE9.1i and I made an experiment on it targeting Spartan2. Construction verification is measured each block through Logic Analyzer and I can verify it has no error. I also compared and analyzed the performance between proposed algorithm and past algorithm and verified the improvement of performance.

• 대한전자공학회논문지TC
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• 제46권2호
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• pp.18-26
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• 2009

송신단에서 채널 상태 정보를 알 수 있는 경우, 적응 알고리즘을 통한 전송 및 다중사용자 스케줄링을 통해 시스템 전송률을 향상시킬 수 있다. 본 논문에서는 비트 인터리버와 결합한 부호화된 직교 주파수 다중 분할 (BIC-OFDM; Bit-Interleaved Coded Orthogonal frequency Division Multiplexing) 기법을 기반으로 하는 다중안테나 (MIMO; Multiple-Input Multiple Output) 시스템을 고려한다. 먼저 Levin-Campello 알고리즘을 개선한 비트 로딩 (bit-loading) 기법을 제안하고, 이를 다중안테나 시스템으로 확장하여 한정된 개수의 신호 성상을 사용하는 데 따르는 잔여 파워 문제를 극복하는 알고리즘을 제시한다. 실험 결과는 제안하는 기법이 시스템 성능을 개선시키며 특히 높은 신호 대 잡음비 (SNR; Signal-to-Noise Ratio) 영역에서 기존의 기법에 비하여 큰 성능 이득을 제공함을 보여준다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.565-571
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• 2010

본 논문에서는 퍼셉트론형 신경회로망에 오차역전파 알고리즘을 사용하여 학습을 실시하여, N비트의 패리티판별에 필요한 최소의 중간유닛수의 해석에 관한 연구이다. 따라서 본 논문은 제안한 퍼셉트론형 신경회로망의 중간 유닛의 수를 변화시켜 N비트의 패리티 판별 실험을 실시하였다. 본 시스템은 패라티 판별의 실험을 통하여 N비트 패리티 판별이 가능하다는 것을 실험으로 확인한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.795-798
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• 2007

RFID 리더기가 영역내의 다수의 태그를 인식하기 위해선 충돌방지 알고리즘이 필수적으로 요구된다. 본 논문은 Auto ID Class 0에서 정의한 충돌방지 알고리즘인 Bit-by-Bit 이진트리 알고리즘(BBB)의 충돌 위치를 스택에 저장하고 이를 통해 다음 질의어를 결정함으로써 성능이 크게 개선된 Stack-bit-by-bit(SBBB) 알고리즘을 제안한다. 시뮬레이션을 통한 검증결과 질의-응답 횟수, 질의어의 크기, 응답어의 크기의 모든 면에서 성능이 개선된 것을 확인할 수 있었다.

• 한국멀티미디어학회논문지
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• 제3권4호
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• pp.372-379
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• 2000

본 논문에서는 비트패턴을 기반으로 한 고속의 적응적 가변 블록 움직임 예측 알고리즘을 제안한다. 제안된 방법은 블록 내의 평균값을 기준으로 8bit 화소값을 0과 1의 비트패턴으로 변환한 후 블록의 움직임 예측을 수행한다. 비트변환을 통한 영상의 단순화는 움직임 추정의 계산적 부담을 감소시켜 빠른 탐색을 가능하게 한다. 그리고 블록 내의 움직임 정도를 미리 판별하여 이를 기반으로 한 적응적 탐색이 불필요한 탐색을 제거하고 움직임이 큰 블록에서는 정합 과정을 심화시켜 보다 빠르고 정확한 움직임 예측을 수행한다. 본 제안된 방식을 가지고 실험한 결과, 한 프레임 당 적은 수의 블록으로 고정된 크기의 블록을 가진 전역 탐색블록 정합 알고리즘(full search block matching algorithm; FS-BMA)보다 예측 에러를 적게 발생시켜 평균 0.5dB 정도의 PSNR 개선을 가져왔다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제12권7호
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• pp.3455-3474
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• 2018

As a unique form of signed-digit representation, non-adjacent form (NAF) minimizes Hamming weight by removing a stream of non-zero bits from the binary representation of positive integer. Thanks to this strong point, NAF has been used in various applications such as cryptography, packet filtering and so on. In this paper, to improve the NAF conversion speed of the $NAF_w$ algorithm, we propose a new NAF conversion algorithm, called w-bit Shifting Non-Adjacent Form($SNAF_w$), where w is width of scanning window. By skipping some unnecessary bit comparisons, the proposed algorithm improves the NAF conversion speed of the $NAF_w$ algorithm. To verify the excellence of the $SNAF_w$ algorithm, the $NAF_w$ algorithm and the $SNAF_w$ algorithm are implemented in the 8-bit microprocessor ATmega128. By measuring CPU cycle counter for the NAF conversion under various input patterns, we show that the $SNAF_2$ algorithm not only increases the NAF conversion speed by 24% on average but also reduces deviation in the NAF conversion time for each input pattern by 36%, compared to the $NAF_2$ algorithm. In addition, we show that $SNAF_w$ algorithm is always faster than $NAF_w$ algorithm, regardless of the size of w.

• 정보처리학회논문지A
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• 제18A권6호
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• pp.265-270
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• 2011

다양한 영역에서32비트 명령어 기반 마이크로프로세서의 사용이 일반화되고 있지만, 임베디드 시스템 환경에서는 여전히 16비트 명령어 기반 프로세서가 널리 사용되고 있다. 인텔 8086, 80286 및 모토로라 68000, 그리고 에이디칩스의 AE32000과 같은 프로세서들이 그 대표적인 예이다. 그러나, 16비트 명령어들은 32비트 명령어보다 그 크기로 인해 상대적으로 낮은 표현력을 가지고 있어 동일한 기능을 구현하는데 32비트 명령어 기반 프로세서에 비해 많은 명령어를 수행해야 한다는 문제점을 가지고 있다. 실행 명령어 수는 프로세서의 실행 성능과 밀접한 관련을 가지므로 16비트 명령어셋의 표현력을 향상시켜 성능 저하 문제를 해결할 필요성이 있다. 본 논문에서는 기존의 그래프 컬러링 기반 레지스터 할당(Graph-coloring based Register Allocation) 알고리즘을 보완한 페어 레지스터 할당(Pair Register Allocation) 알고리즘을 제안하고, 이를 통한 성능 분석 결과 및 추후 연구 방향을 제시하고자 한다.

• ETRI Journal
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• 제29권4호
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• pp.445-451
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• 2007

An adaptive modulation scheme is presented for multiuser orthogonal frequency-division multiplexing systems. The aim of the scheme is to minimize the total transmit power with a constraint on the transmission rate for users, assuming knowledge of the instantaneous channel gains for all users using a combined bit-loading and subcarrier allocation algorithm. The subcarrier allocation algorithm identifies the appropriate assignment of subcarriers to the users, while the bit-loading algorithm determines the number of bits given to each subcarrier. The proposed bit-loading algorithm is derived from the geometric progression of the additional transmission power required by the subcarriers and the arithmetic-geometric means inequality. This algorithm has a simple procedure and low computational complexity. A heuristic approach is also used for the subcarrier allocation algorithm, providing a trade-off between complexity and performance. Numerical results demonstrate that the proposed algorithms provide comparable performance with existing algorithms with low computational cost.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 1997년도 Proceedings International Workshop on New Video Media Technology
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• pp.31-36
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• 1997

Bit allocation is a critical problem in video encoding such as MPEG. To improve the quality of the reconstructed sequence for a given bit rate, the assigned target bits for a group of pictures (GOP) must be allocated to each picture efficiently. In this paper, we derive a target bit allocation algorithm for more efficient rate control, by assuming that the average rate-distortion curve for an input source is logarithmic. This target bit allocation is based on Shannon's rate-distortion theory, which deals with the minimization of source distortion subject to a channel rate constraint. Simulation results show that the proposed target bit allocation algorithm provides better performance than the one in MPEG-2 Test Model 5 (TM5).