• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.283-286
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• 2000

One major drawback of conventional output buffered switches is that the speed of writing cells into output buffer should be N times faster than input link speed. This paper proposes a new output buffer switch that divides one output buffer into several buffers and virtually shares the divided buffers by using a distributor. The proposed switch makes it possible to reduce the memory speed. The proposed switch is evaluated in terms of the average cell latency compared with the input buffered switches which use the arbitration alogorithms, i.e., iSLIP or wrapped wave front arbiter(WWFA).

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2433-2438
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• 2011

버스 시스템은 하나의 버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같은 데이터의 명령을 수행하는 프로세서를 말하며, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 명령에 응답하는 메모리를 말한다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 버스 시스템의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식이 있으며, 이를 개선한 TDMA 방식과 Lottery bus 방식 등이 현재까지 제안되었다. 본 논문에서는 새로운 중재 방식인 스코어 중재 방식을 제안하고 RTL 디자인후 하이닉스 0.18um 공정 라이브러리를 이용하여 설계 합성하였으며, 일반적인 중재방식과 시뮬레이션을 통해 성능을 비교 분석하였다.

• 한국정보통신학회논문지
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• 제14권9호
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• pp.2078-2082
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• 2010

일반적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있다. 기존의 중재 방식들은 버스 우선권을 주로 고려하였으며 실제 버스 상에 점유율은 고려하지 않았다. 본 논문에서는 마스터별 버스 점유율을 연산하는 블록을 이용하는 버스중재 방식을 제안하고, Throughput을 통해 다른 중재 방식과 비교하여 성능을 검증하였다. 성능분석결과, 본 연구에서 제안하는 점유율 고려 중재방식은 목표로 설정한 버스 점유율인 40%, 20%, 20%, 20%와 일치하는 우수한 시뮬레이션 결과값을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.80-86
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• 2010

전형적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식 을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 버스 우선권이 주로 고려되어 있다. 본 논문에서는 마스터별 버스 점유율을 연산하는 블록을 이용하는 버스중재 방식을 제안하고, TLM(Transaction Level Model)을 통해 다른 중재 방식과 비교하여 성능을 검증하였다. 성능분석 결과, 기존의 Fixed Priority 방식과 Round-Robin 방식은 버스점유율을 설정할 수 없었으며 기존의 TDMA, Lottery 중재방식의 경우에는 100,000 사이클 이상에서 사용자가 설정한 버스점유율과 비교하여 각각 최대 50%, 70%의 오차가 발생하였다. 반면에 점유율 고려 중재방식의 경우에는 약 1000 사이클 이후부터 사용자가 설정한 버스점유율과 비교하여 1% 이하의 오차를 유지하였다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.50-57
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• 2011

전형적인 버스 시스템 아키텍처는 마스터, 아비터, 디코더, 슬레이브와 같은 성분으로 구성되어 있다. 아비터는 여러 마스터가 동시에 버스를 사용하지 못하므로 선택된 버스중재 방식에 따라 버스를 중재하는 역할을 한다. 고성능을 위해 사용되는 일반적인 우선순위 방법에는 고정 우선순위, 라운드 로빈, TDMA, 로터리 방식 등이 있다. 일반적인 버스 중재 알고리즘은 버스 점유율을 고려하지 않고, 버스중재를 실시한다. 본 연구에서는 각각의 마스터 블록에서 버스 점유율을 계산한 버스 중재방식에 대해 제안하고 있다. TLM 성능분석 방식을 통해 제안하는 방식과 기존의 다른 버스 중재방식의 성능을 분석하였다. 성능검증 결과에서 일반적인 고정우선순위와 라운드로빈 방식은 버스점유율을 설정할 수 없었으며, TDMA와 로터리 중재방법은 100,000 cycle의 시뮬레이션에서 각각 50%와 70%의 버스점유율 오차가 발생하였다. 그러나, 제안하는 점유율 고려방식에서는 1,000cycle이상에서부터 99%이상 정확도를 보였다.

• 한국정보통신학회논문지
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• 제15권1호
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• pp.175-182
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• 2011

본 논문은 비디오 처리를 위한 SoC 내에서 다수 개의 프로세싱 블록(마스터)들을 처리할 수 있는 고성능의 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 중재되며 이것은 메모리 접근을 요구하는 마스터들의 요구 신호를 받아 데이터를 전송하는 역할을 해주게 된다. 구현된 메모리 제어기는 마스터 선택기, 마스터 중 재기, 메모리 신호 생성기, 명령어 디코더, 데이터 버스, 그리고 메모리 신호 생성기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였고, FPGA 환경에서 174.28MHz의 주파수로 동작하여, SDRAM의 규격을 모두 만족할 수 있었다.

• 한국의류학회지
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• 제28권1호
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• pp.1-11
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• 2004

Cultural value is widely accepted as the crucial concept in understanding consumer behavior: cultural values influence consumption values, which determine choices of consuming everyday products and services. The objectives of this study were to (a) identify the difference between cultural and consumption values in the Korean fashion industry and (b) to explain the difference using the existing theories introducing fashion system, which are Solomon(2002)'s cultural production model in marketing area and Hamilton(1997)'s fashion system arbiter in clothing area. The qualitative data used to identify cultural values were 160 apparel advertisements listed in a fashion magazine issued in 2002. Utilizing the convenient sampling method, the quantitative data used to identify consumption values were gathered by surveying female university students aged over 20 living in the Seoul metropolitan area. Of 369 returned questionnaires, 255 were used in factor analysis and paired t-test. Cultural value ignored functional aspect of apparel while it was one of the most salient factors for consumption value. With respect to success and fashion orientation factors, cultural value highly appreciated them while they were the least considered factors for consumption value. These implicate that the Korean fashion industry can be explained by Hamilton's macro-level cultural and fashion system arbiters and cultural production model as well. Introducing macro-level perspectives about fashion system, this study encourages researchers to expand their research spectrum from micro-level consumers to macro-level fashion industry, which has long been neglected by the fashion marketing researchers in Korea.

• 전자공학회논문지CI
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• 제45권5호
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• pp.1-7
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• 2008

일반적인 버스 아키텍처는 공용버스 내에 마스터와 슬레이브, 아비터, 디코더 등으로 구성되어 있다. 특히 여러 마스터들이 동시에 버스사용 권리를 받을 수 없으므로, 아비터가 공용버스와 마스터 사이에서 중재하는 역할을 수행한다. 중재 방식에는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 중재방식에 따라 버스 사용의 효율성이 결정된다. 반면 버스 아키텍처를 수정하여 시스템의 성능을 극대화할 수 있는데, 본 논문에서는 병렬 데이터 통신을 지원하는 플라잉 마스터 버스 아키텍처를 제안하였고, 위에서 언급한 여러 가지 버스 중재 방식에 대하여 일반적인 공용버스와 비교하여 장단점을 분석하였다. TLM(Transaction Level Model)을 이용한 성능검증 결과로부터 버스 중재방식과 무관하게 약 40%의 성능이 향상되었음을 확인하였다. 플라잉 마스터 버스 아키텍처가 좀 더 연구되고 다양한 SoC에 적용되면서 고성능 버스 아키텍처로 자리매김할 것이다.

• 제어로봇시스템학회논문지
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• 제17권11호
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• pp.1125-1131
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• 2011

This paper presents a control theoretic approach to realizing fault tolerance in asynchronous sequential circuits. The considered asynchronous circuit is assumed to work in space environment and is subject to faults caused by total ionizing dose (TID) effects. In our setting, TID effects cause permanent changes in state transition characteristics of the asynchronous circuit. Under a certain condition of reachability redundancy, it is possible to design a corrective controller so that the closed-loop system can maintain the normal behavior despite occurrences of TID faults. As a case study, the proposed control scheme is applied to an asynchronous arbiter implemented in FPGA.

• 정보통신설비학회논문지
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• 제8권3호
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• pp.132-137
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• 2009

In this paper, a position recognition system is designed, implemented, and tested using IEEE 802.15.4a PHY (CSS) hardware and Tiny OS environment. The system is designed with extensibility and flexibility. The system consists of five kinds of nodes which have different functions from each other. Three communication channels are used for collision avoidance. In each cell, an arbiter node is used to minimize message collisions. The proposed arbitration protocol is designed to support mobility of arbitrary target nodes. Target nodes calculates their locations with communications to four location reference nodes which are placed on the comers of each cell.