• 한국정보통신학회논문지
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• 제16권8호
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• pp.1753-1758
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• 2012

본 논문에서는 분산증폭기 구조를 기반으로 한 아날로그 FIR 필터 구조를 제안하고 그 특성을 분석한다. 또한, 디지털 필터 설계 기술을 이용한 간단한 아날로그 FIR 필터 설계 방법을 제시한다. 제안된 아날로그 FIR 필터는 이동평균필터와 콤필터 형태로 그 회로 구조안에 곱셈기를 포함하지 않기 때문에 multi-GHz 의 높은 주파수 대역에서도 동작 가능하게 하며, RF 시스템에서 필터와 증폭기를 결합한 형태의 응용이 가능하도록 한 구조이다. 제안된 아날로그 FIR 필터는 표준 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 시뮬레이션을 수행하였고 그 결과를 MATLAB으로 모델링하여 얻은 디지털 필터의 결과와 비교하였다. 시뮬레이션 결과 제안된 아날로그 FIR 필터는 디지털 필터와 의 시뮬레이션 결과에 잘 부합하였다.

• ETRI Journal
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• 제32권6호
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• pp.911-920
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• 2010

This paper presents a method of designing hybrid analog/asymmetrical square-root (SR) FIR filters. In addition to the conventional frequency domain constraints, the proposed method considers time-domain constraints as well, including the inter-symbol interference (ISI) and the opening of the eye pattern at the receiver output. This paper also reviews a systematic way to find the discrete-time equivalence of analog parts in a band-limited digital communication system. Thus, a phase equalizer can be easily realized to compensate for the nonlinear phase responses of the analog components. With the hybrid analog/SR FIR filter co-design, examples show that using the proposed method can result in a more robust ISI performance in the presence of the receiver clock jitter.

• 조명전기설비학회논문지
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• 제20권10호
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• pp.35-40
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• 2006

이 논문에서는 주파수 가변형 무선 personal area network(PAN) 통신시스템 및 단말에 적용이 가능한 응용 회로로써, 탭계수(tap coefficient) 회로를 가변시련 수 있는 전류모드 아날로그 finite impulse response (FIR) 필터를 제안한다. 가변되는 7-tap FIR 필터의 동작은 컴퓨터 모의실험으로부터 확인하였고, $0.8[{\mu}m]$ CMOS 공정기술을 사용하여 0.0625-step 탭계수 회로가 제작되었다. 제안된 FIR 필터는 탭계수의 길이와 계수를 가변시킬 수 있기 때문에 주파수 가변형 무선 PAN통신 시스템 및 단말기에 적용 가능한 유용한 특성을 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.78-81
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• 2002

We propose a current-mode analog programmable finite-impulse-response (FIR) filter with variable tap circuits. From the circuit simulation, the operation of the 7- tap FIR filter is confirmed. We design and fabricate the 0.0625-step tap circuit using 0.8$\mu\textrm{m}$ CMOS technology. The proposed FIR filter has a variable length of taps and variable coefficients, so it has a potential for being used to software defined radio (SDR) terminals.

• 전자공학회논문지A
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• 제33A권6호
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• pp.32-41
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• 1996

We propose the improved GMSK (gaussian-filtered minimum shift keying) quadrature modulator using the FIR(finite impulse response )filter whose coefficients are obtained form the differnce of phase response, and design its ASIC (applicaton specific integrated circuit) which can be used for GSM (global system for mobile communication) digital cellular system and DCS 1800 (digital cellular system at 1800MHz) personal communication system. Input data become quantized I and Q channel 10 bit signal through cosine and sine ROM mapping after being filtered by the FIR filter whose normalized bandwidth is 0.3 and designed by considering intersymbol interference as well as sampling ratio. These two signals become the GMSK modulated I and Q channel signal through DAC (digital-to-analog converter) and 7th order analog chebyshev LPF(low pass filter) respectively. The difference between the ideal analog signal and its digitized signal is analyzed in terms of sampling noise, quantization noise, truncation noise and coefficient noise. And the effect of the LPF following the DAC is considered. The ASIC design of the GMSK quadrature modulator is also confirmed by an experiment.

• 전자공학회논문지
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• 제49권11호
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• pp.141-148
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• 2012

Oversampling 기법을 사용한 analog-to-digital (A/D) 컨버터에서 샘플링 된 신호의 signal bandwidth를 낮추어 주기 위해 데시메이션 필터가 사용된다. 본 논문은 sigma-delta ADC에 사용될 수 있는 저전력 4 단 32 bit 데시메이터 필터 디자인을 제안한다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 세 개의 half-band FIR filter로 이루어져 있다. 전력소모를 최소화하기 위하여 CIC filter에는 pipeline구조가 사용되었고, FIR 필터의 multiplier 구조를 최적화하기 위하여 Canonic Signed Digit (CSD) 코드가 사용되었다. 130nm CMOS 공정으로 설계 자동화 CAD 도구를 사용하여 타이밍, 면적, 전력소모를 최적화하여 98.304 MHz 주파수에서 697 uW의 전력을 소모면서 32 bit, 192 kHz 아웃풋을 낼 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.199-203
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• 2004

In this paper, we only describe the digital block of two-channel 18-bit analog-to-digital (A/D) converter employing sigma-delta method and xl28 decimation. The device contains two fourth comb filters with 1-bit input from sigma­delta modulator. each followed by a digital half band FIR(Finite Impulse Response) filters. The external analog sigma-delta modulators are sampled at 6.144MHz and the digital words are output at 48kHz. The fourth-order comb filter has designed 3 types of ways for optimal power consumption and signal-to-noise ratio. The following 3 digital filters are designed with 12tap, 22tap and 116tap to meet the specification. These filters eliminate images of the base band audio signal that exist at multiples of the input sample rate. We also designed these filters with 8bit and 16bit filter coefficient to analysis signal-to-noise ratio and hardware complexity. It also included digital output interface block for I2S serial data protocol, test circuit and internal input vector generator. It is fabricated with 0.35um HYNIX standard CMOS cell library with 3.3V supply voltage and the chip size is 2000um by 2000um. The function and the performance have been verified using Verilog XL logic simulator and Matlab tool.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.758-761
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• 2007

디지털 신호처리 기술은 음성 및 영상 처리와 스펙트럼 분석 등과 같은 폭넓은 분야에서 활용되고 있다. 이에 따라 디지털 필터가 아날로그 필터를 대신하여 주파수 선택적 연산을 수행하기 위해 사용되고 있으며, 급준한 필터특성을 실현할 수 있다. 비재귀형으로 구성되는 FIR 디지털 필터는 항상 안정하고 선형위상응답 특성을 나타내므로, 데이터 전송과 같이 파형정보를 중요시하는 분야에 사용된다. 그리고 불연속점 부근에서 발생하는 깁스현상을 감소시키기 위해, 창함수 기법을 통해 필터를 설계한다. 따라서 본 논문에서는 FIR 필터의 성능을 향상시키기 위해, 변형된 창함수를 적용하였으며, 시뮬레이션에서 최대부엽의 크기와 천이특성을 이용하여 기존의 방법과 비교하였다.

• 디지털산업정보학회논문지
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• 제13권3호
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• pp.35-42
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• 2017

This paper presents hardware implementation of background timing-skew calibration technique for time-interleaved analog-to-digital converters (TI ADCs). The timing skew between any two adjacent analog-digital (A/D) channels is detected by using pure digital Finite Impulse Response (FIR) delay filter. This paper includes hardware architecture of the system, main units and small sub-blocks along with control logic circuits. Moreover, timing diagrams of logic simulations using ModelSim are provided and discussed for further understanding about simulations. Simulation process in MATLAB and Verilog is also included and provided with basic settings need to be done. For hardware implementation it not practical to work with all samples. Hence, the simulation is conducted on 512 TI ADC output samples which are stored in the buffer simultaneously and the correction arithmetic is done on those samples according to the time skew algorithm. Through the simulated results, we verified the implemented hardware is working well.

• 한국전자파학회논문지
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• 제27권3호
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• pp.277-283
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• 2016

본 논문에서는 동일대역 전이중 통신을 위한 RF/아날로그 영역에서의 자기간섭 신호 제거 시스템을 설계 및 제작하여 성능을 검증하였다. 구현한 시스템은 NI5791 플랫폼과 NI Flex RIO를 이용하여 검증하였다. NI5791 플랫폼의 송신 출력을 높이기 위해 SKYWORKS SE2565T 전력 증폭기를 사용하였으며, 송 수신 안테나 선로는 써큘레이터를 사용하였다. 자기간섭 신호를 제거하기 위한 RF FIR 필터는 총 12개의 탭을 가지도록 설계하였고, 지연선로의 시간은 100 ps의 간격을 가지도록 설계하였다. 시스템의 동작은 전력 증폭기의 출력에서 10 dB 커플러를 이용하여 분배하였고, 각 탭 계수를 제어하여 안테나 반사와 써큘레이터 누설로 수신되는 간섭신호를 추정하여 차감하는 방식으로 자기간섭 신호를 제거하였다. 자기간섭 제거 시스템 실험은 2.56 GHz이고, 20 MHz 대역폭을 가지는 802.11a/g OFDM 변조 신호를 사용하였으며, 출력이 0 dBm에서 53 dB의 자기간섭 신호 제거 이득을 얻었다.