• 한국인터넷방송통신학회논문지
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• 제22권5호
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• pp.105-110
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• 2022

국내의 메모리 반도체 설계 기술은 세계 최고의 수준이나, 아직까지 프로세서의 설계는 그에 미치지 못하여 메모리와 프로세서의 균형있는 발전을 이루지 못하고 있다. Xilinx에서 제공하는 Vivado 통합 환경을 이용하여 저렴한 비용으로 짧은 시간에 현장에서 즉석으로 쉽게 프로세서를 FPGA 반도체 칩에 구현할 수 있다. 본 논문에서는 유럽 및 전 세계의 대학 및 연구소에서 디지털시스템 설계에 널리 쓰이는 VHDL을 이용하여 32 비트 ARMv4 계열의 프로세서를 설계하고, Vivado에서 Xilinx FPGA로 구현 및 로직아날라이저로 검증하였다. 그 결과, FGPA로 구현된 ARM 프로세서가 ARM 명령어들로 구성된 프로그램을 성공적으로 수행하였다.

• Journal of international Conference on Electrical Machines and Systems
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• 제3권2호
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• pp.110-115
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• 2014

The reconfigurability of FPGA devices allows designers to evaluate, test and validate a new control algorithm; a new component or prototypes without damaged the real system with the so-called hardware co-simulation. The present paper uses the Xilinx System Generator (XSG) environment to establish and validate a new nonlinear estimator for the rotor time constant inverse that will be exploited to improve the indirect rotor field control of induction motor.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.889-892
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• 2005

본 논문에서는 VPN을 위한 IPSec 암호 프로세서의 설계 및 구현에 관하여 기술한다. IPSec 암호 프로세서의 기밀성 서비스를 위한 암호엔진은 DES, 3 DES, SEED, 그리고 AES 알고리듬 등을 사용하여 설계하였고, 인증 및 무결성 보안 서비스를 위한 인증엔진은 HMAC(The Hashed Message Authenticat ion Code)-SHA-1을 기본으로 설계하였다. 제안된 암호 프로세서는 Verilog를 사용하여 구조적 모델링을 행하였으며, Xilinx사의 ISE 6.2i 툴을 이용하여 논리 합성을 수행하였다. FPGA 구현을 위해서 Xilinx ISE 6.2i툴과 Modelsim을 이용하여 타이밍 시뮬레이션을 수행하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.123-125
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• 2004

The importance for Internet security has being increased and the Internet Protocol Security (IPSec) standard, which incorporates cryptographic algorithms, has been developed as one solution to this problem. IPSec provides security services in IP-Layer using IP Authentication Header (AH) and IP Encapsulation Security Payload (ESP). In this paper, we propose IPSec cryptographic processor design based AMBA architecture. Our design which is comprised Rijndael cryptographic algorithm and HAMC-SHA-1 authentication algorithm supports the cryptographic requirements of IP AH, IP ESP, and any combination of these two protocols. Also, our IPSec cryptographic processor operates as AMBA AHB Slave. We designed IPSec cryptographic processor using Xilinx ISE 5.2i and VHDL, and implemented our design using Xilinx's FPGA Vertex XCV600E.

• 한국콘텐츠학회논문지
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• 제4권4호
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• pp.179-187
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• 2004

본 논문에서는 AMBA기반의 LCD 컨트롤러를 설계하였다. 일반적으로 LCD를 사용한 디스플레이 시스템은 고속의 데이터 액세스를 위하여 독자적인 버스 구조를 채택하고 있다. 제안한 컨트롤러는 AMBA의 데이터 포맷을 준수하며, 내부에 이미지 보간을 위한 이미지 스케일러를 내장하고 있다. 이미지 보간에는 수평방향으로 FOI(First Order Interpolation) 보간 알고리즘을 이용하고 수직 방향으로 H-형 PMED(H-Shape Pseudomedian)필터를 이용하였다. 본 컨트롤러의 모든 회로는 VHDL을 이용하여 설계하고, Xilinx FPGA를 이용하여 테스트 보드를 만들어 구현하여 LCD 패널에 직접 데이터를 출력함으로써 검증하였다.

• 대한임베디드공학회논문지
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• 제7권3호
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• pp.121-127
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• 2012

An integrated crypto engine for encryption and decryption of AES algorithm based on unified data-path architecture is efficiently designed and implemented in this paper. In order to unify the design of encryption and decryption, internal steps in single round is adjusted so as to operate with columns after row operation is completed and efficient method for a buffer is developed to simplify the Shift Rows operation. Also, only one S-box is used for both key expansion and crypto operation and Key-Box saving expended key is introduced provide the key required in encryption and decryption. The functional simulation based on ModelSim simulator shows that 164 clocks are required to process the data of 128bits in the proposed engine. In addition, the proposed engine is implemented with 6,801 gates by using Xilinx Synthesizer. This demonstrate that 40% gates savings is achieved in the proposed engine, compared to individual designs of encryption and decryption engine.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.907-910
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• 2003

We have developed Logic Design Training Kit for studying, actual training, designing of FPGA(Xillinx) or CPLD(ALTERA CPLD), the Digital Logic Device. This training kit has 12 matrix keys, RS232 port for serial communication and uses LED array. six FND(Dynamic), LCD as display part. That is standard specification for digital logic training kit. Special point of this kit is that we make two logic device trainig kit. This two logic device kit have more smaller and simple architecture because only uses one chip. That chip already includes a lot of functions that need for training kit, such as : complex logic circuit needed the two kind of logic devices, 16 way of system clock deviding function, serial communication interrupt....etc. We called that one chip is Center Bridge Chipset ; Xillinx FPGA Spartan2. User can select between using one device of FPGA or CPLD, or uses both them. Because of, Center Bridge Chipset has profitable architecture. it can work as Logic Device's networking with Master-Slave connection When using both logic devices.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.113-122
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• 2004

본 논문에서는 FPGA 연결선을 위한 고장 진단 방안을 제안한다. 제안된 고장 진단 방안은 FPGA의 연결선에 존재하는 모든 고장을 진단한다. 또한 이는 최신의 FPGA 장치인 Xilinx Virtex FPGA에 적용이 가능하다. 제안된 고장 진단 방안은 기존의 고장 진단 방안에 비하여 훨씬 짧은 시간동안 고장 진단을 수행한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.481-484
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• 2005

본 논문에서는 부동소수점 연산을 사용하면서도 빠른 처리속도를 가지는 신경망의 파이프라인 설계를 제안한다. 부동소수점 연산은 고정소수점 연산보다 느린 처리속도와 많은 면적으로 일반적인 하드웨어 구현에서 잘 사용되지 않지만, 제안된 구조에서는 고정소수점 연산보다 더 정확한 값을 계산할 수 있는 부동소수점 연산을 사용하며 부동소수점의 느린 처리 속도를 보완할 수 있도록 파이프라인 구조를 사용한다. 파이프라인 구조의 성능을 검증하기 위해 2 가지의 서로 다른 구조의 신경망을 사용한다. 실험 환경으로는 Xilinx XC2V8000 칩과 Xilinx ISE 6.2 의 합성 도구를 사용한다. 실험 결과는 파이프라인 구조일 때의 신경망은 각각 7 클럭, 8 클럭이 소요되고, 파이프라인 구조가 아닐 때 각각의 신경망은 77 클럭, 84 클럭으로써 파이프라인 구조일 때 약 10 배의 빠른 처리를 가진다.

• Journal of Information Processing Systems
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• 제9권3호
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• pp.499-510
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• 2013

Hardware-Software co-simulation of a multiple image encryption technique shall be described in this paper. Our proposed multiple image encryption technique is based on the Latin Square Image Cipher (LSIC). First, a carrier image that is based on the Latin Square is generated by using 256-bits of length key. The XOR operation is applied between an input image and the Latin Square Image to generate an encrypted image. Then, the XOR operation is applied between the encrypted image and the second input image to encrypt the second image. This process is continues until the nth input image is encrypted. We achieved hardware co-simulation of the proposed multiple image encryption technique by using the Xilinx System Generator (XSG). This encryption technique is modeled using Simulink and XSG Block set and synthesized onto Virtex 2 pro FPGA device. We validated our proposed technique by using the hardware software co-simulation method.