• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.694-696
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• 2004

본 논문에서는 32$\times$32비트 곱셈 연산의 하위 32비트 결과를 한 클록 주기에 얻기 위한, 130MHz 파이프라인용 SIMD형 2단 곱셈 누산기를 설계하였다. 이 과정에서, Booth 부호기의 부분곱의 생성에 소요되는 지연을 줄이면서 부호가 있는 수의 연산을 수행할 수 있는 Booth 부호기를 설계하였다. 생성된 부분곱을 SIMD 명령어에 따라 크기가 선택된 Wallace Tree로 합산하고, 32$\times$32비트 곱셈 연산의 하위 32비트 결과를 제외한 모든 결과들은 두 번째 파이프라인 단에서 얻어지도록 하였다 현재 설계된 SIMD형 곱셈 누산기는 삼성 0.18$\mu\textrm{m}$ 표준 셀로 합성할 때, 1.65V, +1$25^{\circ}C$에서 약 7.61㎱의 임계 경로 지연을 갖는다

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.214-217
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• 2003

In this paper, we deal with implementing design for a correlator access code generator module which they are used for setting up a connection between units, a packet decision, a clock syncronization, by FPGA. The orrelator module which is composed of the Wallace Tree's CSA and threshold value decision device decides useful a packet and syncronizes a clock, after it correlates an input signal of 1 Mbps transmission rate by a sliding window. An access code generator module which is composed of a BCH (Bose-Chadhuri-Hocquenghem) cyclic encoder and control device was designed according as a four steps' generation process proposed in the bluetooth standard. The pseudo random sequence which solves syncronization problem saved a voluntary device Proposed the module was designed by VHDL. An simulation and test are inspected by Xilinx FPGA.

• 대한전자공학회논문지SD
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• 제37권4호
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• pp.60-70
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• 2000

시스템 설계의 각 단계에서 저전력 설계기법을 적용하여 8×8＋20비트의 MAC을 설계하였다. 알고리듬레벨에서는 MAC의 중요한 명령어 중의 하나인 승/감산연산을 위한 하드웨어의 설계에서 기존의 방식에 비하여 트랜지스터를 감소할 수 있는 새로운 기법을 제안하였으며, 회로 레벨에서는 동일한 로직을 CMOS로 구현한 경우보다 PDP(power-delay-product) 측면에서 우수한 성능을 가지는 NMOS pass-transistor 로직으로 구성된 새로운 Booth 셀렉터 회로를 제안하였다. 구조 레벨에서 최종단 덧셈기는 전력소모, 동작속도, 면적, 설계 규칙성 측면에서 가장 우수한 ELM 덧셈기를 사용하였고, 레지스터는 비트당 트랜지스터의 수가 적은 동적 CMOS 단일모서리 천이 플립플롭을 적용하였다. 동작속도를 높이기 위한 방법으로는 2단 파이프라인 구조를 적용했으며, Wallace 트리 블록에 고속 4：2 압축기를 이용하였다. 0.6㎛ 단일폴리, 삼중금속 CMOS 공정으로 설계된 MAC은 모의실험 결과 곱셈 연산시 최대 200㎒ 3.3V에서 35㎽의 전력을 소모하였고, MAC 연산시 최대 100㎒에서 29㎽의 전력을 소모하였다.

• 한국전자통신학회논문지
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• 제18권2호
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• pp.285-290
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• 2023

압축 회로는 고속 전자 시스템에서 널리 사용되며 곱셈기의 피연산자 수를 감소시키기 위해 사용된다. 본 논문에서 설계한 압축 회로는 m-GDI(: modified Gate-Diffusion Input) 기술을 사용하여 회로의 성능을 향상시켰으며, 4-2, 5-2 및 6-2 압축 회로를 각각 8비트 Dadda 곱셈기 사용하여 성능을 비교하였다. 시뮬레이션 결과, 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로와 6-2 압축 회로를 사용한 곱셈기에 비해 전파 지연 시간이 각각 13.99%와 16.26% 감소하였고, PDP(: Power Delay Product)가 각각 4.99%와 28.95% 절감되였다. 하지만 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로를 사용한 곱셈기에 비해 소비 전력이 10.46% 증가하였다. 결과적으로 5-2 압축 회로를 사용한 곱셈기가 4-2 및 6-2 압축 회로를 사용한 곱셈기보다 우수한 성능을 갖는 것을 확인하였다. 설계한 회로는 TSMC 65nm CMOS 공정을 사용하여 구현되었으며 SPECTER 시뮬레이션을 통해 그 가능성을 검증하였다.

• 농업과학연구
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• 제41권2호
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• pp.101-106
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• 2014

This study was conducted to identify lily species native to Korea from formosan lily (Lilium formosanum) belonging to Longiflorum section. Due to flowering time, flower color and orientation, long shelf life and resistant to diseases, the native lily species can be valuable genetic resources for interspecific hybrids. One of the chloroplast genes, matK, was used to clone and sequence to explore any base changes. The matK was successfully amplified into 1,539 bp (94% of the gene) and phylogenetic tree demonstrated 6 clades for those 11 lily species used in this study. There were one or two base substitutions among 10 lilies native to Korea, while formosan lily native to Taiwan exhibited 6 base substitutions in matK gene, rendering it genetically distant. A restriction enzyme NruI recognized one of the six base changes, and digested the matK gene of 10 native lily species only, but not in formosan lily. The confirmed cleavage characteristic of the target region in matK gene was designed into a CAPS (cleaved amplified polymorphic sequences) marker which will be available to estimate compatibility of interspecific hybridization and to trace the pedigree when those native lilies are crossed with the formosan lily.