• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1444-1445
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• 2008

최근 Wireless Local Area Network(WLAN), Wide-band Code Division Multiple Access(WCDMA), CDMA2000, Bluetooth 등 다양한 모바일 통신 시스템에 대한 수요가 증가하고 있다. 이와 같은 모바일 통신 시스템에는 70dB이상의 SFDR(Spurious Free Dynamic Range)을 가진 ADC(Analog-to-Digital Converter)가 사용된다. 본 논문에서는 모바일 통신 시스템을 위한 SFDR 70dBc의 성능을 제공하는 10비트, 100Msps 파이프라인 ADC를 제안한다. 제안한 ADC는 요구되는 해상도 및 속도 사양을 만족시키기 위해 3단 파이프라인 구조를 채택하였으며, 입력단 SHA(Sample and Hold)회로에는 Nyquist 입력에서도 10비트 이상의 정확도로 신호를 샘플링하기 위해 부트스트래핑 기법 기반의 샘플링 스위치를 적용하였다. residue amplifier 회로에는 전력을 줄이기 위해 8배 residue amplifier 대신 3개의 2배 ressidue amplifier를 사용하였다. ADC의 높은 사양을 만족시키기 위해서는 높은 이득을 가지는 op-amp가 필수적이다. 제안한 ADC 는 0.18um CMOS 공정으로 설계되었으며, 100Msps의 동작 속도에서 70dBc 수준의 SFDR과 60dB 수준의 SNDR(Signal to Noise and Distortion Ratio)을 보여준다.

• Journal of information and communication convergence engineering
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• 제13권4호
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• pp.235-240
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• 2015

A decimation chain for multi-standard reconfigurable radios is presented for 900-MHz and 1,900-MHz dual-band cellular standards with a data interpolator based on the Lagrange method for adjusting the variable data rate to a fixed data rate appropriate for each standard. The two proposed configurations are analyzed and compared to provide insight into aliasing and the signal bandwidth by means of a newly introduced measure called interpolation error. The average interpolation error is reduced as the ratio of the sampling frequency to the signal BW is increased. The decimation chain and the multi-rate analog-to-digital converter are simulated to compute the interpolation error and the output signal-to-noise ratio. Further, a method to operate the above-mentioned chain under a compressed mode of operation is proposed in order to guarantee continuous packet connectivity for inter-radio-access technologies. The presented decimation chain can be applied to LTE, WCDMA, GSM multi-mode multi-band digital front-end which will ultimately lead to the software-defined radio.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.611-614
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• 2012

시공간 블록 부호화(STBC: Space-Time Block Code) 기법은 단순하면서도 효과적인 다이버시티 기법으로 WCDMA, HSDPA 및 LTE 이동통신 표준에 채택되었다. 이러한 STBC 기법은 페이딩 채널의 추정 정확도에 따라 그 성능이 좌우된다. 채널 추정을 위한 기준 심볼의 오버헤드를 수용할 수 없거나 고속으로 이동하는 모바일의 경우 채널 추정이 힘든 경우가 있다. 이러한 문제를 해결하기 위하여 차등 시공간 블록 부호화(DSTM: Differential Space-Time Modulation) 기법들이 제안되어 왔다. 이 기법들은 채널 추정을 필요로 하지 않기 때문에 위와 같은 고속 이동 환경에 적합한 장점이 있다. 본 논문에서는 다양한 속도로 이동하는 모바일 채널에 LTE 파라미터를 적용하여 기존의 STBC 및 DSTM의 성능을 고찰해 보고, 단말에 적용 가능한 적응적 DSTM 복호 기법을 제안하여 그 성능을 고찰하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.505-508
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• 2012

LTE 이동통신서비스는 네트워크의 속도와 용량을 증가시킨 4세대 이동통신기술을 향항 3G 이동통신기술의 진화형 서비스로, 유럽주도로 개발된 GSM-WCDMA 기반기술로 발전된 서비스이다. 다만, 현재 국내에서 제공되고 있는 LTE는 3GPP에서 정하고 있는 4G 이동통신기술의 기술규격을 충족시키지 못하기 때문에 본격적인 4세대 이동통신(LTE-Advanced)과의 구별을 위해 3.9G 서비스라고 불리기도 한다. LTE는 VoIP, 비디오 스트리밍, 음악 다운로드, mobile TV 등 다양한 응용서비스의 제공이 가능하다. 국내에서 제공되는 LTE는 음성서비스는 3G 이동통신망을 통해 음성채널을 구성하고, 데이터 서비스만 LTE 이동통신망을 통해 제공하는 방식으로 제공되고 있지만, 향후에는 VoLTE 기술을 통해 음성서비스 제공하면서 LTE가 이동통신서비스의 주요 트랜드가 될 것으로 기대하고 있다. 하지만, 이러한 only LTE 서비스가 제공되는 경우, 현재의 법체계 하에서 몇몇 이슈가 발생할 것으로 예상된다. 첫째, VoLTE 서비스의 역무 및 해당 통신사업자 지위문제이다. 현행 전기통신사업법에서는 VoIP인 인터넷전화에 대해서 PC를 이용하지 않고 서비스가 제공되는 경우에는 기간통신역무로, PC를 통한 소프트폰 형식의 서비스에 대해서는 부가통신역무로 규정하고 있기 때문이다. 둘째, 기존 3G 이동통신 단말기의 가입자인증 모듈(USIM)의 이동성 보장 여부로서, 현재의 법체계는 USIM 잠금장치 해제(USIM unlock)를 3G 이동통신에 대해서 적용하도록 하고 있기 때문에, 이를 LTE서비스에도 적용할 수 있는지에 대한 논란이 일고 있다. 이에 본고에서는 LTE 서비스의 기술적 특징과 다양한 법제도적 이슈에 대해서 살펴보았다.

• 한국통신학회논문지
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• 제27권8B호
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• pp.780-786
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• 2002

본 논문에서는 음성과 데이터 패킷을 전송하는 WCDMA의 CPCH에서 대기시간의 개념을 적용하여 채널 접속을 제어하는 시스템을 제안한다. 기존의 CA 방식은 모든 CPCH 채널코드가 할당된 상태일 때 VT 및 DT가 채널에 접속하면 노드 B가 이를 차단하게 된다. 그러나 본 논문에서 제안하는 대기시간을 갖는 CA 방식은 모든 CPCH 채널 코드가 할당된 상태라도 접속한 VT 및 DT가 대기시간을 갖고 채널의 할당을 기다릴 수 있기 때문에 과다한 접속을 줄일 수 있다. 따라서 본 논문에서 제안한 대기시간을 갖는 CPCH 채널 접속 방식이 기존의 시스템에 비해 차단 확률과 접속 횟수, 시스템 처리량에서 우수한 성능을 갖는다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2004년도 정기총회 및 학술대회
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• pp.113-116
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• 2004

T-DMB 서비스의 경우 무시할 수 없는 빈도로 자주 전송 오류가 발생할 가능성이 있으므로, 내부 비디오 코덱인 H.264/AVC는 이 전송 오류에 의한 영향을 극복하기 위한 방안을 갖추도록 설계되어야 한다. 본 논문은 이 경우에 대비하여, 오류 내성이 있는 새로운 부호화 모드 결정 기법을 제안한다. WCDMA 채널을 통한 전송 시뮬레이션을 통하여, 제안하는 부호화 모드 결정 기법을 적용하는 경우 오류 내성을 고려하지 않고 부호화 모드를 결정하는 경우에 비해서 고-복잡도의 경우에는 평균적으로 0.77dB, 저-복잡도의 경우에는 0.35dB의 재생화질 개선 효과가 있음을 보였다. 고-복잡도 부호화 모드 결정 기법의 경우는 H.263에서 제시된 고-복잡도 부호화 모드 결정 기법에 비해서 평균적으로 0.l1dB 개선된 값이다.

• Journal of electromagnetic engineering and science
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• 제9권1호
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• pp.25-31
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• 2009

This paper describes CMOS VCO circuit design procedures and techniques for multi-band/multi-standard RF transceivers. The proposed techniques enable a 4 GHz CMOS VCO to satisfy all requirements for Quad-band GSMIEDGE and WCDMA standards by achieving a good trade-off among important specifications, phase noise, power consumption, modulation performance, and chip area efficiency. To meet the very stringent GSM T/Rx phase noise and wide frequency range specifications, the VCO utilizes bond-wire inductors with high-quality factor, an 8-bit coarse tune capbank for low VCO gain(30$\sim$50 MHz/V) and an on-chip $2^{nd}$ harmonic noise filter. The proposed VCO is implemented in $0.13{\mu}m$ CMOS technology. The measured tuning range is about 34 %(3.17 to 4.49 GHz). The VCO exhibits a phase noise of -123 dBc/Hz at 400 kHz offset and -145 dBc/Hz at 3 MHz offset from a 900 MHz carrier after LO chain. The calculated figure of merit(FOM) is -183.5 dBc/Hz at 3 MHz offset. This fully integrated VCO occupies $0.45{\times}0.9\;mm^2$.

• 한국컴퓨터정보학회논문지
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• 제11권2호
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• pp.201-211
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• 2006

현재 이동통신 시장이 급성장하고 있으며 무선통신 환경에서의 다양한 멀티미디어 서비스의 요구에 부합하고 한정된 주파수를 효율적으로 사용하기 위하여, 데이터 전송의 고속화가 가능하고 다중 안테나를 이용하는 3세대 이동통신 표준화가 진행되고 있다. 본 논문에서는 3세대 이동통신 표준화 기구인 3GPP에서 다루어지는 개루프 송신 다이버시티 기법 중 STTD(Space Time Transmit Diversity) 기법 및 STTD를 기본으로 확장되어진 STTD-OTD, CL-STTD 그리고 4TX-STTD 들에 대한 성능을 분석한다. 그리고 각 기법에서 수신 다이버시티를 추가한 개루프 송신 및 수신 다이버시티 기법을 제안한다. 플랫 페이딩 채널 환경하에서 이들 기법들을 적용하여 모의 수치계산을 수행하고 성능을 비교 분석한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.179-192
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• 2008

A multiphase compensation method with mismatch linearization technique, is presented and demonstrated in a $\Sigma-\Delta$ fractional-N frequency synthesizer. An on-chip delay-locked loop (DLL) and a proposed delay line structure are constructed to provide multiphase compensation on $\Sigma-\Delta$ quantizetion noise. In the delay line structure, dynamic element matching (DEM) techniques are employed for mismatch linearization. The proposed $\Sigma-\Delta$ fractional-N frequency synthesizer is fabricated in a $0.18-{\mu}m$ CMOS technology with 2.14-GHz output frequency and 4-Hz resolution. The die size is 0.92 mm$\times$1.15 mm, and it consumes 27.2 mW. In-band phase noise of -82 dBc/Hz at 10 kHz offset and out-of-band phase noise of -103 dBc/Hz at 1 MHz offset are measured with a loop bandwidth of 200 kHz. The settling time is shorter than $25{\mu}s$.

• 한국정보전자통신기술학회논문지
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• 제2권4호
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• pp.13-18
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• 2009

본 연구는 DGS 결합 구조를 이용하여 고조파 억압 특성을 향상시키기 위하여 전력증폭기의 효율을 높이기 위한 방법을 제안하였다. 고조파 성분과 연관된 효율성은 전력 증폭기를 설계하는데 있어서의 중요한 요인 중의 하나이다. 그러므로 주기적인 슬릿이나 스터브를 갖는 DGS 전송선로를 전력 증폭기의 후단에 먼저 설계하고 결합함으로써 고조파의 효과적인 억압 특성을 가지며 효율을 높힐 수 있게 됨을 알 수가 있었다. 따라서 보 연구에서는 WCDMA용 전력 증폭기에 적용한 결과 효율성을 위한 측정 실험에 있어서 을 한 결과 PAE 보다 6%의 효율 향상을 얻을 수가 있었음을 보여주었다.