• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.34-43
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• 2008

평판 디스플레이 인터페이스를 위한 OpenLDI 수신기 IP를 설계하고, $0.18-{\mu}m$ high-voltage CMOS 공정을 사용하여 프로토타입 칩을 제작하였다. 수신기 회로는 크게 DLL과 parallelizer로 구성된다. DLL은 클록을 재생하고, Parallelizer는 데이터를 병렬화하여 재생된 클록에 정렬한다. 회로의 입력은 한 개의 클록 채널과 네 개의 데이터 채널로 구성된다. 측정을 통해 $10Mhz{\sim}65Mhz$ 범위의 입력주파수에서 클록을 재생하는 것을 확인하였으며, 이는 한 개 채널당 $70Mbps{\sim}455Mbps$의 속도에, 네 개의 데이터 채널을 모두 사용할 시 $280Mbps{\sim}1.82Gbps$의 속도에 해당한다. 상용 LCD 모니터를 개조하여 제작된 칩을 사용한 영상데이터 전송을 실험하였다. 이때의 클록 주파수는 49Mhz, 소모되는 전력은 코어가 19mW, 출력버퍼가 82.5mW로 측정되었다.