• 대한전자공학회논문지SD
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• 제49권1호
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• pp.25-34
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• 2012

본 논문은 고속 WPAN 시스템에 대한 가변 길이 8-병렬 리드-솔로몬(RS) 복호기에 관한 일반적인 구조를 제안한다. 제안된 구조는 RS(255,239) 코드뿐만 아니라 다양한 단축화 RS 부호들을 지원 할 수 있다. 특히, 가변길이 구조는 다양한 단축화 RS 부호에 대해 가변적인 낮은 지연을 제공하며, 8-병렬 구조를 적용하여 높은 데이터 처리율을 제공한다. 제안된 RS 복호기는 90-$nm$ CMOS 표준 셀 기술을 사용하여 성능 분석을 수행하였고, 클록 주파수 300$MHz$에서 19-$Gbps$ 데이터 처리율을 제공한다.

• 한국통신학회논문지
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• 제27권12C호
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• pp.1207-1214
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• 2002

본 논문은 고속통신망에서 고속으로 패킷을 스케줄링하기 위하여 시간 복잡도가 O(1)인 크레딧 기반 라운드 로빈을 제안한다. 고속통신망을 위한 스케줄러는 연결 수가 많고 연결들의 속도가 다양하며 다양한 크기의 패킷에 대하여 고속으로 스케줄링하여야 한다. 기존의 라운드 로빈 방법은 O(1)의 시간 복잡도를 갖지만 백로그된 연결에 대하여 한 라운드에서 한번씩 할당된 크기의 패킷을 연속해서 서비스하므로 단시간 공평성과 latency가 저하되고 출력 패킷들이 버스티하게 되는 문제점이 있다. 제안된 방법은 이러한 문제점을 개선하기 위하여 연결 속도에 비례하는 크레딧을 할당하고, 패킷이 도착되면 도착된 패킷의 크기에 해당하는 크레딧을 사용하며 서비스가 완료되면 크레딧을 반환한다. 패킷 도착시 크레딧이 없는 연결은 필요한 크레딧을 기다려서 서비스 받을 수 있다. 본 논문은 제안된 스케줄러의 성능을 분석하였으며, 분석결과 이 방법은 기존의 라운드 로빈 방법에 비하여 단시간 공평성, latency 및 burstiness를 개선할 수 있다.

• 수면정신생리
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• 제11권2호
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• pp.80-83
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• 2004

목 적：수면잠복기 반복검사(Multiple sleep latency test, MSLT)는 주간 졸림증을 측정하는 객관적 방법으로 현재 가장 널리 쓰이고 있다. 미국 수면학회의 MSLT guideline에서는 수면의 시작을 최소 1개 epoch의 1단계 수면으로 정의하고 있으나 여전히 상당수의 수면센터에서는 수면의 시작을 위해 3개 epoch 이상의 1단계수면을 요구하고 있다. 본 연구는 두가지 다른 기준의 적용에 의해 수면잠복기반복검사의 결과에 어느 정도의 차이가 발생하는지를 확인하고 보다 타당한 수면시작기준을 알아보고자 한다. 방 법：1999년 4월부터 2004년 7월까지 고려대병원 수면다원검사실에서 시행한 수면잠복기 반복검사중 60건(300 nap)의 수면잠복기 반복검사기록을 후향적으로 조사하였다. 동일한 수면잠복기 반복검사기록을 각기 1개 epoch 기준과 3개 epoch 기준을 적용하여 수면잠복기를 기록후 이를 통계적 방법으로 비교하였다. 결 과：전체 60명의 MSLT 중 수면시작의 기준을 달리 적용했을때 평균 수면잠복기 결과가 달라진 경우는 20명으로 33.3%였으며 3개 epoch 기준에 비해 1개 epoch 기준을 적용시 단축되는 평균수면잠복기의 변화율은 최소 1.3%에서 최대 38.5%으로 평균값은 15.9%였지만 통계적으로 의미있는 차이는 아니였으며 수면잠복기가 상대적으로 긴비기면병군이 기면병군에 비해 변화가 발생하는 비율이 더 높았다. 결 론：다른 수면시작기준의 적용에 따라 수면잠복기결과의 변화가 나타났으나 졸림증의 정도가 중등도이상인 경우 그차이는 통계적으로 의미있는 것은 아니였다. 하지만 임상적으로 의미있는 졸리움을 보다 민감하게 측정할 수 있는 기준이라는 측면에서는 1개 이포크기준이 보다 타당할 수 있겠다.

• 대한두개안면성형외과학회지
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• 제19권3호
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• pp.227-230
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• 2018

"Paraffinoma" is a well-recognized complication of paraffin oil injection into various body parts for an aesthetic purpose. After a variable latency phase, paraffinoma can present as a wide range of clinical symptoms. This paper is a case report of surgical excision of the paraffinoma and subsequent reconstruction of the associated skin defect on bilateral preauricular cheeks, manifesting 50 years after a primary injection.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.35-42
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• 2005

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency) 을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 $0.3\mu m$ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-YSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다.

• 전자공학회논문지
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• 제53권4호
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• pp.48-58
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• 2016

본 논문은 GF(64) (160,80) 정규 (2,4) 비이진 LDPC 코드 복호기를 위한 높은 처리량의 병렬 아키텍처를 제안한다. 복호기의 복잡도를 낮추기 위해 체크 노드와 변수 노드의 차수가 작은 코드를 사용하며 뛰어난 에러 정정 성능을 위해 높은 위수의 유한체에서 정의된 코드를 사용한다. 본 논문은 Fully-parallel 아키텍처를 설계하고 체크 노드와 변수 노드를 interleaving하여 복호기의 데이터 처리량을 향상시켰다. 또한 체크 노드의 초기화 지연을 단축시킬 수 있는 조기 분류 기법을 제안하여 데이터 처리량을 추가로 향상시켰다. 제안된 복호기는 1 iteration에 37사이클이 소요되며 625MHz 동작주파수에서 1402Mbps의 데이터 처리량을 갖는다.

• 한국정보과학회논문지:시스템및이론
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• 제27권3호
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• pp.287-299
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• 2000

본 논문에서는 양방향 토러스 네트워크와 웜홀 라우팅을 사용하는 다중컴퓨터에 대해 멀티캐스트 통신방법을 트리방식, 경로방식, 그리고 두 방식을 조합한 하이브리드방식으로 분류하였다. 경로방식으로는 동적분할 멀티캐스트 라우팅 알고리즘을 제안하였으며, 하이브리드방식으로는 라우팅의 첫 단계로 트리방식을 사용하고 두 번째 단계로는 경로방식을 사용하는 멀티캐스트 라우팅 알고리즘을 제안하여 성능을 분석하였다. 세가지 멀티캐스트 라우팅 알고리즘간의 성능은 메세지 길이에 따른 평균 지연시간을 사용하여 비교하였다. 그리고 웜홀 라우팅에서 플릿 버퍼 크기의 변화에 따른 성능을 가상 컷-스루와 비교 하였으며, 경로방식의 알고리즘을 사용하여 버퍼 크기의 변화에 따른 지연시간을 기준으로 두 스위칭 방식의 성능관계를 분석하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권1호
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• pp.8-14
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• 2013

A low density parity check (LDPC) decoder provides a most powerful error control capability for mobile communication devices and storage systems, due to its performance being close to Shannon's limit. In this paper, we introduce an efficient overlapped LDPC decoding algorithm using a upper dual-diagonal parity check matrix structure. By means of this algorithm, the LDPC decoder can concurrently execute parts of the check node update and variable node update in the sum-product algorithm. In this way, we can reduce the number of clock cycles per iteration as well as reduce the total latency. The proposed decoding structure offers a very simple control and is very flexible in terms of the variable bit length and variable code rate. The experiment results show that the proposed decoder can complete the decoding of codewords within 70% of the number of clock cycles required for a conventional non-overlapped decoder. The proposed design also reduces the power consumption by 33% when compared to the non-overlapped design.

• 한국멀티미디어학회논문지
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• 제9권8호
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• pp.1020-1029
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• 2006

대용량 QoS(Quality-of-Service) 라우터의 구현을 위해서는 보다 낮은 복잡도의 공정패킷 스케줄러가 요구된다. 타임스탬프기반 공정패킷 스케줄러의 이상적 복잡도는 O(logV), 여기서 V는 최대 수락 흐름 수, 이지만 최근 빈(bin)개념을 도입하여 O(1)으로 대폭 줄였다. 하지만 지연 특성이 악화되고 대역폭 이용도 특성이 저하될뿐만 아니라 엄격한 지연규격의 트래픽 흐름을 수용할 수 없는 문제가 발생할 수 있다. 본 논문에서는 이러한 문제를 해결하기 위해 가변 복잡도를 갖는 MBST(Mini-Bin based Start-Time) 스케줄러를 제안하고 성능특성을 분석하였다. MBST 스케줄러는 대역폭 이용도를 높이기 위해 시작시각 기반 스케줄러의 타임스탬프 계산 방식을 적용하고, 지연 특성을 개선하기 위해 미니빈(mini-bin) 개념을 도입한다. 성능 평가 결과 대역폭 이용도의 저하 없이 시작시각 기반 스케줄러의 복잡도를 $1.8{\sim}5$배 낮출 수 있었다.

• 대한임베디드공학회논문지
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• 제11권2호
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• pp.67-78
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• 2016

The emerging Spin-Transfer Torque RAM (STT-RAM) is a promising component that can be used to improve the efficiency as a result of its high storage density and low leakage power. However, the state-of-the-art STT-RAM is not ready to replace SRAM technology due to the negative effect of its write operations. The write operations require longer latency and more power than the same operations in SRAM. Therefore, a hybrid cache with SRAM and STT-RAM technologies is proposed to obtain the benefits of STT-RAM while minimizing its negative effects by using SRAM. To efficiently use of the hybrid cache, it is important to place write intensive data onto the cache. Such data should be placed on SRAM to minimize the negative effect. Thus, we propose a technique that optimizes placement of data in main memory. It drives the proper combination of advantages and disadvantages for SRAM and STT-RAM in the hybrid cache. As a result of the proposed technique, write intensive data are loaded to SRAM and read intensive data are loaded to STT-RAM. In addition, our technique also optimizes temporal locality to minimize conflict misses. Therefore, it improves performance and energy consumption of the hybrid cache architecture in a certain range.