• Proceedings of the KIEE Conference
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• 1983.07a
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• pp.247-249
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• 1983

분 논문에서는 순차제어기 설계 과정을 전산화함과 동시에 여러 종류의 순차 제어 방식에도 일반적으로 적용될 수 있는 VLSI회로 설계법을 제안하고 있다. 특히 VLSI설계에 적합한 회로를 구성하기 위해 최소 구성의 기억 소자를 사용하여 이에 맞는 설계 프로그램을 개발하여 응용 결과를 기존의 방법과 비교하여 보았다.

• Journal of the Korea Computer Industry Society
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• v.7 no.3
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• pp.205-215
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• 2006

In this paper, a method how to make Programmable Logic Array (PLA) design and inspection of circuit relative to recent 64bit microprocessor simple and easy was discussed. A design method using Random Access Memory (RAM), Read Only Memory (ROM) and PLA has been settled down in Very Large Scale Integrated Circuit (VLSI) and logical design, modifying circuit and inspection are easy in PLA so it holds fairly good advantages in the aspect of performance and cost. It is expected PLA will also occupy an important position as a basic factor in designing VLSI in the future.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.5A
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• pp.702-708
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• 2000

In this paper, we designed one-dimensional VLSI array with optimal pipeline period for high speed processing fractal image compression. The algorithm is derived which is suitable for VLSI array from axed block partition algorithm. Also the algorithm satisfies high quality of image and high compression-ratio. The designed VLSI array has optimal pipeline relied because the required processing time of PEs is distributed as same as possible. As this result, we can improve the processing speed up to about 3 times. The number of input/output pins can be reduced by sharing the input/output and arithmetic unit of the domain blocks and the range blocks.

• Journal of the Korean Institute of Telematics and Electronics
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• v.20 no.2
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• pp.7-15
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• 1983

In recent years, the logic circuits of high function have been developed to VLSI by the radical advancement of semi-conductor technologies. Under the above influence, it has become possible to design the special VLSI chips for high speed of numerical value processing, wide-band, image processing, etc. And, the development of the VLSI from various kinds of software package has become quite possible. This paper is to propose the technical skill of hardware design about general software package (BMD). The decrease of speed of former statistics processing caused by depending on software only is improved by hardware. In regard of design algorithm, the main system will be able to be established by considering of special feature of statistics. As a result, the complexity of software package is excluded by hardware. And, the efficiency is improved by high speed processing.

• The Magazine of the IEIE
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• v.11 no.5
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• pp.42-50
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• 1984

국내의 다음세대 컴퓨터 개발을 위한 VLSI 설계와 CAD 분야에 대한 연구 방향을 제시한다. 연구의 목표는 국제적으로 경쟁할 수 있는 VLSI 설계능력과 백만개 정도의 트랜지스터로 자성된 회로를 경제적으로 설계하기 위한 CAD 기술과 System의 확립이다. ·새로운 회로 구조와 알고리즘에 대한 연구 · CAD 도구와 언어의 개발에 관한 첨단 CAD 기술개발연구 · VLSI 설계에 필요한 CAD 도구 이용과 개발에 필요한 표준 인터페이스, 네트워킹, 컴퓨팅 하드웨어. 시스템 소프트웨어에 대한 연구등의 부분으로 크게 나눌 수 있다. 이용 가능한 CAD system을 평가하고 개선하며 첨단 CAD에 대한 소프트웨어와 하드웨어에 대해 · 컴퓨팅 하드웨어 · 프로그램 분위기 · 네트워킹 능력 ·자료 교환을 위한 표준인터페이스 등에 관해 조사분석도 병행한다. CAD에 관한 세부적인 연구 과제는 · 시스템 사양언어 · 설계 검증 ·시스템시뮬레이션· 설계 합성 · 설계 해석· 설계 방법론·디바이스와 공정 모델링 프로그램 등이다. 고속 계산용 VLSI에 관한 구조와 알고리즘은 행렬 계산을 위한 ·분산 배열 처리 회로 ·시스토릭 (Systolic) 배열 회로 ·셀률라(Cellular) 논리 회로 · 3차원 배열 회로 와 · 비규칙적 계산 알고리즘을 갖는 VLSI가 있다. VLSI설계훈련과 CAD 기술 축적을 위해 CAD enter를 설립하여 전국적인 CAD 네트워킹을 관계 연구소와 여러 대학에 가설하며, MPC 계획을 추진한다. VLSI설계 가능성이 입증되면 VLSI 설계능력을 더욱 향상 시키기 위해 0.5∼1.0mm기술의 silicon faundary를 설립한다. 연구 개발 조직은 대학, 산업체. 연구소가 삼위일체가 되어 수행될 수 있도록 연구 개발 위원회를 설치 운영하며 경쟁적이며 경제적으로 연구 업무를 집행하는 것이 바람직하다.았다.형질에 관여하는 귀전자에 미치는 기구에 대하여 검토할 여타가 있다고 보여진다. 분해능의 특징으로 미루어 앞으로는 레이저를 이용한 계측 방법이 그 주류를 이룰 것으로 사료된다. 우선 본 해설은 기체의 온도 및 농도의 광학적 측정방법중 Raman산란광 검출법에 대하여 실제로 측정하는 입장에서 간단히 소개한다.lity)이, 높은 $GA_3$함량에 기인된다'는 주장은 본실험(本實驗)으로 부인(否認)되었다. 따라서, 응용학적(應用學的) 측면에서 고려해 볼 때, 리베스식물(植物)의 육종기간 단축을 위한 모든 화아분화(花芽分化) 촉진 조치는 P.J.-식물(植物)이 20. node이상 생육하였을 때 취하는 것이 효율적인 것으로 결론 지어진다.앞당겨진 7月 셋째 週였다. 8. Culex (Culex) tritaeniorhynchus summoro년의 最大發生 peak는 1981年, 1982年 모두 8月 둘째 週였다. 9. Anopheles (Anopheles) sinensis의 最大發生 peak는 1981年에 7月 다섯째 週, 1982年은 2週 앞당겨진 7月 셋째 週였다. 10. 重要 3種의 最大 peak를 比城하면 Culex (Culex) pipiens pallens와 Anopheles (Anopheles) sinensis는 1981年과 1982年 모두 最大 peak時期가 同一하였으며, Culex (Culex) tritaeniorhynchus summoro년는 2年間 모두 8月둘째 週에 나타났다.osterior to manubrium and anterior to aortic arch) replacing the normal mediastinal fat. (2) In benign thymoma, the marging of the mass was smooth and the normal fat

• Proceedings of the Korea Multimedia Society Conference
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• 2002.05c
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• pp.44-48
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• 2002

본 논문에서는 한국형 디지털 서명 표준인 KCDSA에서 사용할 목적으로 개발된 국내 해쉬 함수 표준인 HAS-160 알고리즘을 VLSI 설계하였다. 하나의 단계연산을 하나의 클럭에 동작하고 단계연산의 핵심이 되는 4개의 직렬 2/sup 3/ 모듈러 가산기를 CSA(Carry Save Adder)로 구현하여 캐리 전파시간을 최소로 하고 HAS-160 해쉬 알고리즘의 특징인 메시지 추가생성을 사전에 계산하여 지연시간을 줄이는 설계를 하였다. 설계된 해쉬 프로세서를 0.25 urn CMOS 스탠다드 셀 라이브러리에서 합성한 결과 총 게이트 수는 약 21,000개이고 최대 지연 시간은 5.71 ns로 최대 동작주파수 약 175 MHz서 약 1,093 Mbps의 성능을 얻을 수 있었다.

• The Transactions of the Korea Information Processing Society
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• v.2 no.3
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• pp.425-432
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• 1995

In this paper we propose a design and implementation technique of a universal automatic test pattern generator(UATPG) which is well suited for VLSI digital circuits. UATPG is designed to extend the capabilities of the existing APTG and to provide a convenient environment to computer-aided design(CAD) users. We employ heuristic techniques in line justification and fault propagation for functional gates during test pattern generation for a target fault. In addition, the flip-flops associated with design for testability (DFT) are exploited for pseudo PIs and pseudo POs to enhance the testabilities of VLSI circuits. As a result, UATPG shows a good enhancement in convenient usage and performance.

• Journal of Korean Electronics
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• v.5 no.5
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• pp.66-75
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• 1985

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11a
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• pp.433-436
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• 2002

VLSI 칩 설계는 매우 복잡한 공정이기 때문에 여러 단계, 즉 크게 분류하여 구조 설계, 논리 설계, 물리 설계 등의 과정을 거쳐 완성하게 된다. 그리고 각 단계에서는 그 단계에서 사용될 수 있는 소프트웨어의 도움을 받게 되며, 이런 소프트웨어의 도움 없이는 오늘날의 고밀도 칩 설계는 불가능하다. 각 단계에서 사용되는 소프트웨어의 주요한 기능 중 하나가 시뮬레이션 등을 통한 설계의 적합성을 테스트하는 것이라면 또 다른 주요한 기능은 설계자로 하여금 눈으로 확인하며, 변형된 설계의 일부를 눈으로 볼 수 있도록 보여주는 기능이라고 볼 수 있다. 논 본문에서는 칩 설계에서 가장 복잡한 단계라고 볼 수 있는 물리 설계 과정에 사용될 수 있는 Viewer를 설계하고 구현하여 제안한 Viewer를 통하여 회로의 정보를 보여 주며, 또한 상이한 레이아웃을 비교할 수 있도록 도와 준다. 설계된 Viewer 는 비록 초기버전이지만 물리 설계 단계에서 매우 중요한 정보, 예를 들어 critical net, 상이한 배치 등을 눈으로 확인하게 도와줌으로써 물리 설계에 관계된 다른 소프트웨어의 성능 개선을 유도할 수 있으며 또 실제 칩 설계 현장에서 바로 사용될 수 있기 때문에 실용성이 매우 높다.

• The Transactions of the Korea Information Processing Society
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• v.2 no.3
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• pp.433-442
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• 1995

This paper presents an improved VLSI implementation of a parallel sorter to achieve O(Ν) time complexity. Many fast VLSI sort algorithms have been proposed for sorting N elements in O(log Ν) time. However, most such algorithms proposed have complex network structure without considering data input and output time. They are also very difficult to expand or to use in real applications. After analyzing the chip area and time complexity of several parallel sort algorithms with overlapping data input and output time, the most effective algorithm, the rebound sort algorithm, is implemented in VLSI with some improvements. To achieve O(Ν) time complexity, an improved rebound sorter is able to sort 8 16-bits records on a chip. And it is possible to sort more than 8 records by connecting chips in a chain vertically.