• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (1)
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• pp.667-669
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• 1999

최근 VLSI 디자인의 비용과 복잡성은 디자인 과정에서 필수조건이다. 소자 모델링과 수치적 방법은 spice와 같은 회로 시뮬레이터를 사용하여 얻을 수 있으며 simulated annealing과 같은 기법의 기술적인 장점은 많은 부분에서 응용된다. 이러한 기법들은 다량의 메모리 제조와 소규모 연구의 프로젝트까지 거의 모든 칩 디자인에 사용된다. 따라서 본 논문에서는 VLSI 회로의 패턴 매칭에 관한 역트랙킹(backtracking) 깊이-우선 탐색을 할 수 있는 그래프 탐색 매칭 알고리즘을 제안하였다.

• 한국컴퓨터정보학회논문지
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• 제3권4호
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• pp.63-69
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• 1998

전력분배 네트워크의 면적 최적화는 VLSI 시스템의 레이아웃 디자인에 중요한 문제이다. 본 논문에서는 전압 하강과 전기 이동 제약을 만족하는 전력분배 네트의 최소 면적을 디자인 하기위해 문제를 해결하는 새로운 방법을 제안한다. 전력 네트 디자인에 대한두가지의 새로운 greedy heuristics을 제안했는데 하나는 bottorm-up 트리 구조와 다른 하나는 top-down 분리 분할 기법을 기본으로 한 것이다.

• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 1993년도 춘계공동학술대회 발표논문 및 초록집; 계명대학교, 대구; 30 Apr.-1 May 1993
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• pp.342-342
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• 1993

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.769-772
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• 2001

Waish-Hadamard Transform은 압축, 필터링, 코드 디자인 등 다양한 이미지처리 분야에 응용되어왔다. 이러한 Hadamard Transform을 기본으로 확장한 Jacket Transform은 행렬의 원소에 가중치를 부여함으로써 Weighted Hadamard Matrix라고 한다. Jacket Matrix의 cocyclic한 특성은 암호화, 정보이론, TCM 등 더욱 다양한 응용분야를 가질 수 있고, Space Time Code에서 대역효율, 전력면에서도 효율적인 특성을 나타낸다 [6],[7]. 본 논문에서는 Distributed Arithmetic(DA) 구조를 이용하여 Fast Jacket Transform(FJT)을 구현한다. Distributed Arithmetic은 ROM과 어큐뮬레이터를 이용하고, Jacket Watrix의 행렬을 분할하고 간략화하여 구현함으로써 하드웨어의 복잡도를 줄이고 기존의 시스톨릭한 구조보다 면적의 이득을 얻을 수 있다. 이 방법은 수학적으로 간단할 뿐 만 아니라 행렬의 곱의 형태를 단지 덧셈과 뺄셈의 형태로 나타냄으로써 하드웨어로 쉽게 구현할 수 있다. 이 구조는 입력데이타의 워드길이가 n일 때, O(2n)의 계산 복잡도를 가지므로 기존의 시스톨릭한 구조와 비교하여 더 적은 면적을 필요로 하고 FPGA로의 구현에도 적절하다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (C)
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• pp.375-379
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• 2007

고성능 VLSI 설계 시 배치 후를 포함한 전체적인 설계 과정이 완성되기 전까지는 물리적인 정확한 설계의 특성은 배치 단계에서는 알기 어렵다. 따라서 주어진 성능 (시간적 제약조건)을 만족하는, 즉, timing-driven placement (타이밍이 고려된 배치)는 1.0 미크론 이하의 초미세한 설계에서 중요하게 되었다. 타이밍을 고려한 배치는 초기 레이아웃 디자인 단계에서 타이밍 제약조건에 의해 디자인 반복을 줄인다. 하지만 대부분의 배치 단계의 디자인 모델은 배치단계에서 기하학적인 면을 고려하여 최대허용 지연시간 (Slack 이라고 부름)과 같은 물리적인 디자인 효과를 분석하기 어려운데 이것은 물리적으로 정확한 특성이 이 단계에서 알려지지 않기 때문에 당연한 결과이다. 본 논문에서는 기하적인 요소를 고려한 Slack의 재분배의 이점을 이용하여 허용 지연시간 처리의 혁신적인 방법을 제안한다. 제안된 접근법은 timing-closed 솔루션을 쉽게 찾는데 도움을 주고 이는 디자인을 반복하는 시간을 절약할 수 있게 한다.

• 발명특허
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• 제10권5호통권111호
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• pp.71-71
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• 1985

반도체, 컴퓨터, 통신기기 분야에서 최첨단 기술제품의 생산 공급을 통해 그동안 국내 전자산업을 선도해 온 금성반도체(대표 : 구자두)는, 지난해 6월 세계 3번째로 반주문형 초대규모 집적회로(VLSI)인 CMOS게이트 어레이를 개발하여 미국 엘에스아이 로직(LISLOGIC)사와 1억 5천만불의 수출계약을 체결함으로써 국내 최초로 주문형 반도체의 수출시대를 연데이어, 4월 10일 여의도 중심부 신한 빌딩 4층에 100여평 규모의 게이트 어레이 디자인 센터를 개관하여 특수한 반도체를 주문하는 고객이 동 제품의 회로 설계과정에 직접참여할 수 있도록 함으로써 수주활동을 본격화 하는 일대 전기를 마련하였다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.25-33
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• 2011

Chip 동작 주파수가 상승함에 따라, 온-칩 인터커넥에서 인덕턴스 문제 대한 우려가 증가하고 있다. 본 논문에서는 VLSI 설계에서 인덕턴스 효과가 큰 인터커넥을 선택하는 2단계의 인덕턴스 screening tool을 소개한다. Technology가 scaling함에 따라 인터커넥의 단면이 줄어들어 저항이 증가한다. 저항의 증가는 인덕턴스의 영향을 줄이는 효과가 있다. 따라서 각각 다른 CMOS 공정(0.25${\mu}m$, 0.13${\mu}m$, 90nm)을 사용하여 디자인된 칩을 개발한 tool로 실험함으로써 technology scaling에 따른 인덕턴스 영향을 분석해 보았다. 인덕턴스 screening tool의 결과는 디자인의 0.1% 이내의 net들이 작동 주파수에서 인덕턴스 문제를 보임으로써, 모든 인터커넥에 인덕턴스 모델을 추가하는 대신 인덕턴스 screening을 한 후 필요한 인터커넥에만 추가하는 것이 효율적임을 알 수 있다. 대부분 test chip들이 본래 칩 동작 주파수에서는 인덕턴스 영향이 문제되지 않았지만, 주파수를 높일 경우 문제가 되는 인터커넥들을 찾아낼 수 있었다. 본 연구에서 개발한 인덕턴스 screening tool은 회로 설계자들에게 유용한 지침을 제공할 수 있을 것이다.

• 한국정보과학회논문지:시스템및이론
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• 제29권6호
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• pp.354-360
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• 2002

지연시간 계산은 지연시간을 고려한 배치 단계에서 백만 번 이상도 수행되므로 효과적이면서 간단해야 한다. 본 논문에서는 계산은 매우 빠르고 간단하지만 수 백%의 오차를 가질 수 있는 Elmore delay를 개선하기 위해 Elmore delay와 SPICE 결과의 비율을 보상값으로 이용하는 방법을 제안한다. 제안한 새로운 방법은 resistance shielding effects를 고려하여 실험적으로 지연시간을 보상하여 그 오차를 크게 줄이며, 계산 복잡도는 Elmore delay와 같은 정도로 간단하다. Elmore delay가 31.6 ~ 145.2% 오차를 갖는 RC 트리에 대하여 실험한 결과, 보상된 delay의 오차는 2.5 ~ 22.7%로 크게 줄었다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2001년도 종합학술발표회논문집
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• pp.293-296
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• 2001

본 논문은 GF(2$^{m}$ )상에서 파워썸 연산을 수행하는데 필요한 새로운 알고리즘과 그에 따른 병렬 입/출력 구조를 제안한다. 새로운 알고리즘은 최상위 비트 우선 구조를 기반으로 하고, 제안된 구조는 기존의 구조에 비해 낮은 하드웨어 복잡도와 적은 지연을 가진다. 이는 역원과 나눗셈 연산을 위한 기본 구조로 사용될 수 있으며 암호 프로세서 칩 디자인의 기본 구조로 이용될 수 있고, 또한 단순성, 규칙성과 병렬성으로 인해 VLSI 구현에 적합하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.435-438
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• 2004

This paper presents a new analytical model to suppress RLC resonance effects in power/ground lines due to a decoupling capacitor. First, the resonance frequency of an RLC circuit which is composed of package inductance. decoupling capacitor, and output drivers is accurately estimated. Next, using the estimated resonance frequency, a suitable decoupling capacitor sire is determined. Then, a novel design methodology to suppress the resonance effects is developed. Finally, its validity is shown by using $0.18 {\mu}m$ process-based-HSPICE simulation.