• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 추계종합학술대회 논문집
• /
• pp.863-866
• /
• 1999

In this paper, we designed a Viterbi decoder with constraint length K=7, code rate R=1/2, encoder generator polynomial (171, 133)$_{8}$. This decoder makes use of 3-bit soft decision. We designed the Viterbi decoder using VHDL. We employed conventional logic circuit instead of ROM for branch metric units(BMUs) to reduce the number of gates. We adopted fully parallel structures for add-compare-select units(ACSUs). The size of the designed decoder is about 200, 000 gates.s.

• 한국산업정보학회:학술대회논문집
• /
• 한국산업정보학회 2002년도 추계공동학술대회
• /
• pp.468-478
• /
• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 ITC-CSCC -1
• /
• pp.302-305
• /
• 2000

This paper proposed an optimal register resource allocation algorithm using graph coloring for minimal register at high level synthesis. The proposed algorithm constructed interference graph consist of the intermediated representation CFG to description VHDL. and at interference graph fur the minimal select color selected a position node at stack, the next inserted spill code and the graph coloring process executes for optimal register allocation. The proposed algorithm proves to effect that result compare another allocation techniques through experiments of bench mark.

• 한국통신학회논문지
• /
• 제22권3호
• /
• pp.444-453
• /
• 1997

This paper presents the prototype design of hardware/software cosynthesis system for pipelined application-specific instruction processors. Taking application programs in VHDL as inputs, the proposed system generates a pipelined instruction-set processor and the instruction sequences running on the generated machine. The design space of datapath and controller is defined by the architectural templates embedded in the system. Generating the intyermediate code adequate for parallelism analysis and extraction, the system converts it into assembly codes. Experimental results show the effectiveness of the proposed system.

• 정보보호학회논문지
• /
• 제7권1호
• /
• pp.33-44
• /
• 1997

BISDN(Broadband Integrated Service Digital Network)의 AAL-1(ATM Adaptation Layer-1)에서는 오류정정능력이 2인 (128,124) RS(Reed Slomon) 부호를 이용하여 ATM 셀에서 발생하는 오류를 정정하고 있다. 본 논문에서는 기존의 RS 복호 알고리즘을 분석한 후, 이를 바탕으로 AAL-1 기본오류정정 모드에 적용 가능한 복잡도가 낮고 고속 동작이 가능한 복호 알고리즘을 제시하고, 부호기와 보호기를 VHDL로 부호화하고 설계한 후, 관련 회로를 시뮬레이션한다. 또한 시뮬레이션된 회로를 XACT을 이용하여 XC 4025 FPGA에 실현하여 제안되 복호 알고리즘의 타당성을 확인한다.

• 한국통신학회논문지
• /
• 제30권6C호
• /
• pp.442-449
• /
• 2005

최근 터보 부호에 비해서 구현시 복잡하지 않고, 높은 부호화율에서 거의 샤논 이론에 접근하는 Turbo Product Code(TPC)에 대해 관심이 고조되고 있다. 본 논문에서는 초고속 통신 시스템에 적용하기 위한 고속 TPC 복호를 위한 세가지의 알고리즘을 제안하는 바이다. 첫째로, 기존의 Turbo Product code 복호기에서 row과 column을 직렬로 복호를 하지 않고 복호 구조가 병렬로 동작하는 Turbo Product code 복호기를 제안한다. 둘째로 반복 중지 알고리즘을 제안하고 마지막으로, P-Parallel 알고리즘을 통해 P rows와 P columns을 병렬로 처리하여 복호한다. 모의 실험을 한 결과 기존의 방식에 비해 복호 지연이 줄어들고 성능면에서 직렬 방식과 거의 비슷한 성능이 나타난다. 또한 고속알고리즘을 바탕으로 VHDL모델링을 하였으며, 이를 timing 시뮬레이션 하여 메모리 요구량 및 복호 속도 향상도를 분석하였다.

• 한국산업정보학회논문지
• /
• 제11권4호
• /
• pp.72-81
• /
• 2006

본 논문에서는 마이크로컨트롤러의 기능을 수행하는 데 필수적이며 사용빈도가 높다고 판단되는 총 64개의 명령어를 정의한 후 이를 처리할 데이터패스를 구성해 스테이트 머쉰으로 제어하는 방식으로 VHDL로 설계를 하고 FPGA로 구현했다. 기존의 마이크로컨트롤러 관련 연구에서는 기능적 시뮬레이션까지만 했기나, 인터럽트 기능이 없든지, 하드웨어로 구현을 하지 않았었다. 본 논문에서는 데이터 이동, 논리, 가산 연산 및 분기, 점프 연산을 실행할 수 있도록 해 간단한 연산 및 제어용도에 적합하도록 하였고, 스택, 외부 인터럽트 기능을 지원하도록 해 그 자체로서 완전한 마이크로컨트롤러가 되도록 하였다. 타이밍 시뮬레이션으로 검증 후 제작 과정을 통해, 설계된 마이크로컨트롤러가 정상적으로 동작함을 확인하였다. 심지어 프로그램 ROM까지도 칩 안에 넣어 전체 마이크로컨트롤러를 단일 칩으로 구현하였다. Altera MAX+PLUS II 통합개발환경 하에서 EP1K50TC144-3 EPGA 칩으로 구현을 하였고 최대 동작주파수는 9.39MHz까지 가능했고 사용한 로직 엘리먼트의 개수는 2813개로서 논리 사용률은 97%이었다. 본 연구의 결과는 핵심 기능이 요구되는 마이크로컨트롤러 IP로서도 사용할 수 있고, 모든 코드가 VHDL로 작성되어 있으므로 사용자의 요구에 따라 기능을 추가할 수도 있다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 추계종합학술대회 논문집
• /
• pp.1109-1112
• /
• 1998

In this paper, we propose a new architecture of the PN code acquistion system which has some shared blocks in order to reduce the hardware complexity. The proposed system has an energy calculation block which is shared by two active correlators. Our system is designed suitable for IS-95 based CDMA PCS. The new architecture was designed and simulated using VHDL. Also, We implemented it with Altera FPGA, and verified our system. The gate count is about 7,500. Our proposed architecture is also useful for multi-carrier system which uses the multiple searcher.

• 한국마린엔지니어링학회:학술대회논문집
• /
• 한국마린엔지니어링학회 2000년도 추계학술대회 논문집(Proceeding of the KOSME 2000 Autumn Annual Meeting)
• /
• pp.123-134
• /
• 2000

In this study, adapted Turbo Coding Algorithm for reducing communication error of fire detection system for marine vessels, especially image transmission. and proposed decoding speed increasing method of Turbo Coding Algorithm. The results are as follows : 1) Confirmed that a Turbo Code is so useful methods for reducing communication error in lots of noise environments. 2) Proposed technology in this study of speed increasing method of Turbo Coding Algorithm proved 2 times speed up effect than normal Turbo Code and communication error reducing as well in the board made by VHDL software & chips of ALTER Company.

• 한국항행학회논문지
• /
• 제15권2호
• /
• pp.298-306
• /
• 2011

본 논문은 팩시밀리를 위한 이진 영상 압축 표준인 JBIG2의 주요 구성모듈의 하나인 심벌 ID 코드 길이 부호화를 위한 런코드 부호기 IP를 하드웨어로 설계구현에 관한 것이다. VHDL코드 생성 및 하드웨어 합성을 위해서 ImpulseC Codeveloper와 Xilinx ISE/EDK 프로그램을 사용하였다. 합성된 하드웨어는 Xilinx사의 ML410 개발보드의 Virtex-4 FX60 FPGA에 다운로드하여 성능평가를 수행하였다. 합성된 하드웨어가 FPGA에서 차지하는 면적은 전체 slice의 13%를 차지하였다. 동작 검증을 위해 Active HDL 툴을 이용하여 각 IP에 대한 파형 검증을 수행한 결과 정상 동작함을 확인함으로써 하드웨어로의 구현에 적합성을 확인하였다. 아울러 ML410 개발보드 상에서 Microblaze CPU를 이용해 소프트웨어로만 수행한 경우와 동작 속도를 비교 한 결과, 구현된 하드웨어는 40배 이상의 빠른 처리 속도를 나타내었다. 구현된 하드웨어와 연동된 소프트웨어 모듈로 표준 CCITT문서를 압축한 결과 정상적으로 동작함을 확인하였다.