• 한국통신학회논문지
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• 제36권11C호
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• pp.662-672
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• 2011

본 논문은 새로운 경계선 보존 알고리즘을 이용하여 블록화 현상을 제거하는 디블로킹 필터와 HD해상도의 실시간 영상처리가 가능한 디블로킹 필터의 VLSI구조를 제안한다. 기존의 블록 분류 기반의 접근 방법과 달리 제안된 알고리즘은 픽셀 분류 기반 접근을 사용한다. 또한 제안된 경계선 보존 맵은 픽셀을 경계선 영역과 평탄 영역으로 분류하며, 블록화 현상 제거에 사용되는 오프셋 필터와 경계선 보존 필터의 기반이 된다. 이를 바탕으로 제안된 디블로킹 필터의 VLSI구조는 고연산량 처리를 위하여 블록 전체에 파이프라인 기법을 적용하였다. 또한 블록 버퍼를 위한 메모리 절감 구조는 메모리의 사용을 최적화 시킨다. 본 필터는 VHDL을 이용한 설계를 통하여 CycloneII FPGA상에서 구현된 구조의 동작을 검증 후, Synopsys의 Design Compiler와 ANAM 0.25 ${\mu}m$ CMOS cell library로 합성하여 칩으로 구현하였을 때의 성능을 예측하였다. 제안된 알고리즘의 실험 결과는 세밀한 영상성분을 보존하면서 효과적으로 블록화 현상을 제거하며, 픽셀 분류 기반에서 제안된 알고리즘은 블록 분류 기반보다 PSNR 성능이 우수함을 보였다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.36-44
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• 2003

본 논문에서는 비터비 디코더의 디코딩과정에서 trace-forward 과정이후. trace-back 동작 없이 decision bit를 결정 가능한 구조로 설계하여 사용 메모리 크기와 동작 cycle에서 이득을 가지는 변형된 레지스터 교환(modified register exchange) 방식을 제안하였다. 제안된 구조는 시뮬레이션에 의해 trace-back이 있는 기존의 방식과 동일한 결과를 나타냄을 확인하였으며, 변형된 레지스터 교환 방식과 기존의 레지스터 교환 방식, 그리고 trace-back 방식과 비교하였다. 제안한 방식은 다른 방식들에 비해 메모리를 1/(5 x constraint length)로 줄일 수 있고, trace-back 방식에 비해 throughput을 2배 향상시켰다. 변형된 레지스터 교환 방식을 적용한 비터비 디코더의 동작을 검증하기 위해 code rate 2/,3, constraint length, K가 3인 디코더를 radix-4 구조의 1 bit 디코딩 방식으로 설계하여 FPGA(field programmable gate away)를 이용하여 구현하고 측정을 통해 오류 정정 작용을 확인하였다. 또한 블록 디코딩 방식에도 적용할 수 있음을 보였다.

• 정보보호학회논문지
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• 제14권5호
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• pp.37-47
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• 2004

스마트카드의 응용 분야가 점차 확대됨에 따라 개인 정보에 대한 보안을 어떻게 유지할 것인가의 문제가 최근 가장 큰 이슈가 되고 있다. 스마트카드의 보안 기술은 암호 알고리즘을 이용한다. 빠른 속도의 암호화와 보다 안전한 암호화 처리를 위해 암호 알고리즘의 하드웨어화가 절실히 요구되고 있다. 본 논문에서는 스마트카드 칩 설계 시 가장 중요하게 고려되어야 할 칩 면적을 최소화하기 위하여 라운드 키 레지스터를 사용하지 않는 라운드 키 생성 블록과 한 개의 라운드 함수 블록을 반복 사용하는 구조를 이용하였다. SEED의 F함수와 라운드 키 생성에 사용되는 총 5개의 G 함수를 1개의 G함수로 구현하여 순차적으로 이용하도록 하였다. 따라서 본 논문에서 제안한 SEED 프로세서는 1라운드의 동작을 7개의 부분 라운드로 나누고, 클럭마다 하나의 부분라운드를 수행하는 구조를 갖는다. 제안한 SEED 프로세서는 기능적 시뮬레이션을 통해 한국정보보호진흥원에서 제공한 테스트 벡터와 동일한 결과를 출력됨을 확인하였으며, 합성 및 FPGA 테스트 보드를 이용하여 기존 SEED 프로세서와의 성능을 비교한 결과 면적이 최대 40% 감소하였음을 알 수 있었다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 1999년도 학술대회
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• pp.173-178
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• 1999

The Trellis Coded Modulation(TCM) allows the considerable achievements of coding gains compare with conventional multi-level modulation without compromising bandwidth efficiency. In this paper, we are presented a design of the parallel Viterbi decoder for 16-QAM TCM decoder with large constraint length (K=9), which can be applicable for the Digital Audio Broadcasting(DAB) receiver. As a mid-term result, a parallel Branch Metric Calculator (BMC)can compute 16 BMs within 3 clocks and a parallel 16 Add-Compare-Selects (ACS) unit can compute in a single clock. And also, two 256 Path Metric Memories (PMM) 32 Trace Back(TB) memories are specially designed with shuffle exchange switches for 16 parallel accesses. As a VHDL simulation, we can find the correctness of proposed model, which can be operated 16 S per symbol. Now, we are performing the hardware reduction for realtime operation and FPGA implementation.

• ETRI Journal
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• 제30권2호
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• pp.227-237
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• 2008

In this paper, an algorithm that provides absolute and proportional differentiation of packet delays is proposed with the objective of enhancing quality of service in future packet networks. It features an adaptive scheme that adjusts the target delay for every time slot to compensate the deviation from the target delay, which is caused by prediction error on the traffic to arrive at the next time slot. It predicts the traffic to arrive at the beginning of a time slot and measures the actual arrived traffic at the end of the time slot. The difference between them is utilized by the delay control operation for the next time slot to offset it. Because the proposed algorithm compensates the prediction error continuously, it shows superior adaptability to bursty traffic and exponential traffic. Through simulations we demonstrate that the algorithm meets the quantitative delay bounds and is robust to traffic fluctuation in comparison with the conventional non-adaptive mechanism. The algorithm is implemented with VHDL on a Xilinx Spartan XC3S1500 FPGA, and the performance is verified under the test board based on the XPC860P CPU.

• 한국지능시스템학회:학술대회논문집
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• 한국지능시스템학회 2008년도 춘계학술대회 학술발표회 논문집
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• pp.251-254
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• 2008

유비쿼터스 네트워크의 실현을 위한 4세대 통신방식의 유력한 후보로 부상하는 OFDM (Orthogonal Frequency Division Multiplexing) 통신방식이 육상에 주목받고 있으며, 고속 데이터 전송을 위한 무선랜의 표준기술로 확정되어 있다. 해상 통신의 경우에서도 OFDM 통신방식은 단파대역을 이용한 데이터 전송방식으로 제안되고 있으며, ITU (International Telecommunication Union)는 해상통신에서 32-point FFT를 사용하도록 권고하고 있다. 해상 통신에서는 해양사고 및 조난 시에도 통신이 이루어져야 하는 한계상황을 고려하면, OFDM 통신방식의 중요 디바이스인 FFT는 저전력으로 동작되어야 한다. 따라서 본 논문에서는 OFDM 방식의 중요 디바이스인 32-point FFT를 저전력으로 동작시키기 위해 radix-2와 radix-4를 이용하여 저전력 32-point FFT 알고리즘을 제안한다. 최적화된 설계로 32-point FFT를 저전력 동작이 가능하도록 설계하였으며, 제안한 알고리즘은 VHDL로 구현하고 FPGA Spartan3 board에 장착하여 Matlab의 이론값과 비교, 검증하였다. 제안된 32-point FFT는 해상통신에서의 OFDM 적용을 위한 선도기술로 유용할 것이다.

• 한국통신학회논문지
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• 제21권6호
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• pp.1533-1545
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• 1996

In this paper, the design and implementation of echo canceller with new variable step size algorithm is discussed. The method used in the new algorithm is to periodically adopt the test function which helps an optimal coefficient tracking. This algorithm outperforms LMS and VS algorithms in convergence speed and steady state error. As the period of test function is decreased, the speed of convergence is improved, but the number of calculation is increased, then the trade off between these parameters must be considered. Simulation results show new algorithm outperforms LMS and VS algorithms in convergence rate. For the design of hardware, circuit is designed with VHDL, and synthesized with Act1 withc is a FPGA library of ActelTM in use of synovation of InterGraph$^{TM}$. Verification of the synthesized circuit is carried out with simulator DLAB. The circuit based on the algorithm which is suggested in this paper calculated 7 radix places of inary number. A simulation data for the verification is based on the data of algorithm simulation. When the same input data is applied to the both simulation, output results of circuit simulation had slight difference in compare with that of algorithm simulation. The number of used gate is about 5,500 and We have 5.53MHz in maximum frequency.y.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.292-295
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• 2003

블루투스 전송 기술은 2.4㎓ 의 ISM(Industrial Scientific Medicine)밴드에서 주파수 호핑 방식을 사용한다. 주파수 호핑율은 연결 상태에서 초당 1600회, 조회 또는 호출 상태에서 초당 3200회의 호핑을 한다. Hop 채널 선택은 블루투스 표준안에서 제시한 5개의 호핑 시퀸스 중 하나를 선택하고 호핑 주파수에 따라 이를 매핑 함으로써 이루어진다. 본 논문에서는 6개의 상태에 따라 다르게 실행되는 채널 계산을 효율적으로 제어하고 필요한 연산모듈의 수를 줄이기 위해 9비트 프로세서를 이용해 Hop 선택 모듈을 설계하고 구현한다. 설계된 모듈은 레지스터 파일, 마이크로프로그램 제어장치, 가산, 치환(permutation), Modulo 계산을 위한 3개의 연산장치로 구성된다. Hop 채널 계산 중 가장 클럭 소요가 큰 Modulo 연산은 SRT나눗셈 알고리즘을 사용하여 음수 값 계산 및 연산 속도 향상을 꾀하였다. 제시된 Hop 선택 모듈은 하드웨어 묘사언어인 VHDL로 설계하고 시뮬레이션 및 테스트는 Xilinx FPGA를 이용해 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.886-889
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• 2006

수치연산 보조프로세서로도 알려져 있는 부동 소수점 연산장치(FPU)는 컴퓨터가 사용하는 기본 마이크로프로세서보다 더 빠르게 숫자를 다를 수 있는 특별한 회로 설계 또는 마이크로프로세서를 말한다. FPU는 전적으로 대형 수학적 연산에만 초점을 맞춘 특별한 명령 셋을 가지고 있어서 그렇게 빠르게 계산을 수행할 수 있는 것이다. FPU는 오늘날의 거의 모든 PC에 장착되고 있지만, 실은 그것은 그래픽 이미지 처리나 표현 등과 같은 특별할 일을 수행할 때에 필요하다. 초창기 컴퓨터 회사들은 각기 다른 연산방식을 사용했다. 이에 따라 연산결과가 컴퓨터마다 다른 문제점을 해결하기 위해 IEEE에서는 부동 소수점에 대한 표준안을 제안하였다. 이 표준안은 IEEE Standard 754 이며, 오늘날 인텔 CPU 기반의 PC, 매킨토시 및 대부분의 유닉스 플랫폼에서 컴퓨터 상의 실수를 표현하기 위해 사용하는 가장 일반적인 표현 방식으로 발전하였다. 본 논문에서는 부동 소수점 표준안 중 32-bit 단일 정밀도 부동 소수점 가산기를 VHDL로 구현하여 FPGA칩으로 다운하고 PCI 인터페이스를 통해 Visual C++로 데이터의 입출력을 검증하였다.

• 한국통신학회논문지
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• 제41권9호
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• pp.1095-1102
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• 2016

본 논문에서는 single parity check 부호(SPC)를 포함하는 3차원 turbo product 부호(TPC)의 효율적인 복호 기법을 제안한다. 일반적으로 TPC의 부호율을 극대화하기 위한 목적으로 부호 길이가 짧은 축에서 SPC 부호를 적용한다. 그러나 SPC 부호가 오류 정정 능력이 없는 부호이기 때문에 3차원 TPC를 Chase-Pyndiah 복호 알고리즘만으로 복호할 경우, 2차원 TPC에 비하여 성능 개선이 거의 발생하지 않는다. 본 논문에서는 이를 개선하기 위해 다음의 2가지 기법을 복호 과정에 적용하였다. 우선 SPC 부호로 이루어진 축에서는 구현 복잡도를 낮추기 위하여 $min^*$-sum 알고리즘을 복호 방법으로 적용하였으며, 반복 복호 방식으로는 성능 개선을 위해 직렬 복호 방식을 변형한 방식을 이용하였다. 마지막으로 이를 적용한 TPC 시뮬레이터의 성능을 비교 분석하고, 실제 하드웨어 구현과정에서 고려해야 할 부분을 소개한 후, VHDL을 이용하여 3차원 TPC를 설계하였다.