• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권4호
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• pp.372-381
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• 2001

본 논문에서는 대한민국 표준 128비트 블록 암호알고리즘인 SEED를 하나의 FPGA에 사상될 수 있도록 설계한다. 이를 위해 VHDL을 이용하여 설계하고 회로는 라운드키 생성부, F함수부, G함수부, 라운드 처리부, 제어부, I/O부로 구성한다. 본 논문에서 SEED는 FPGA를 대상으로 설계하나 ASIC이나 코어(core)를 사용하는 설계 등에 응용될 수 있도록 구현대상을 정하지 않고(technology independent) 범용적으로 설계한다. SEED구조상 많은 하드웨어 자원을 필요로 하는 점 때문에 구현 시 자원제한에 의한 문제점을 최소화하기 위해 F함수부와 라운드 키 생성부에서 사용되는 G 함수를 각각 1개씩 구현하고 이를 순차적으로 사용함으로써 게이트 수를 최소화하여 부가적인 하드웨어 없이 모든 SEED알고리즘이 하나의 FPGA 내에 구현되도록 한다. SEED는 Altera FLEX10K100에서 구현할 경우 FPGA 사용률이 약 80%이고 최대 28Mhz clock에서 동작하여 14.9Mbps로 암호화를 수행할 수 있다. 설계된 SEED는 공정기술과 무관하고 공정기술의 변경에 따른 부가 하드웨어가 전혀 필요 없이 하나의 FPGA로 설계되었다. 따라서 SEED의 구현이나 이를 사용하는 시스템 제작 등에 쉽게 응용할 수 있으리라 사료된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(4)
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• pp.191-194
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• 2001

This paper presents a real-time implementation method of a laser pointer mouse system. This system consists of a camera, a FPGA circuits to track a laser footprint and RF module for communication between a laser pointer and the proposed system. We first simulate the system and realize the system by a FPGA circuit after implementing it by a VHDL.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 2004년도 춘계학술대회 21세기 IT산업의 발전 전망
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• pp.3-7
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• 2004

본 연구에서는 학습기능을 갖는 결정론적 볼츠만 머신에 비단조 뉴런을 이용하여 학습 성능을 수치 시뮬레이션을 통하여 분석한다. 먼저 네트워크의 은닉층에 비단조 및 단조뉴런을 이용한 경우에 대하여 각각 활성화 함수로 시그모이드 함수와 end-cut-off 타입의 비단조함수를 사용한 경우에 대하여 성능을 비교한다. 또한, VHDL을 이용해 설계한 DBM 네트워크에 시그모이드 함수와 end-cut-off 타입의 비단조함수를 사용한 경우에 대하여 시뮬레이션을 통해 수치 시뮬레이션과 성능이 같은지 비교하고 그 유용성을 입증한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.886-888
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• 2003

본 논문에서는 한국 정보보호진흥원에서 개발한 128 비트 블록 암호 알고리즘인 SEED를 VHDL로 설계하였으며, FPGA의 구현으로 성능 분석을 하였다. 암호화 과정에서의 라운드 키 생성과정을 복호화 과정에서도 동일하게 적용한 수 있게 설계하여 처리속도를 향상시켰고 라운드키 생성과정과 F 함수에서 사용되는 5개의 G함수를 하나의 G함수로 공유하여 게이트 수를 감소시켰다. Xilinx사의 Virtex XCV300 FPGA에 구현하였으며 합성결과 게이트 수는 10,610 개이고 최대 40MHz에서 동작살털 35.7Mbps로 암호화를 수행 할 수 있다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2003년도 동계학술대회
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• pp.77-85
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• 2003

기 상용화되고 있는 소프트웨어/하드웨어 제품의 복제방지에 대한 강도가 부족하여 쉽게 락이 크랙될 뿐 아니라 복제방지의 기능을 수행할 수 없는 단점을 보안하여 본 논문은 세계적으로 가장 많이 사용하고 있는 암호알고리즘 중의 하나인 DES를 구조적으로 수정하고 키 길이를 확장하여 암호학적 강도를 개선한 E-DES(Extended DES)를 설계하고, 이를 하드웨어로 구현하기 위해서 시스템 설계 기술언어인 VHDL로 코딩하고, FPGA를 이용, test chip을 구현하여 성능테스트를 수행한 다음, 설계된 FPGA 칩을 ASIC으로 제작하여 강력한 암호알고리즘을 가진 보안칩을 설계한다.

• 한국정보통신학회논문지
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• 제7권3호
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• pp.558-567
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• 2003

고성능 모터제어에 이용되는 대부분의 디지털 시그널 프로세서(DSP)에는 외부 인터럽트 입력 채널이 4개 정도 제공되고 있다. 그러나, 모터제어에서 이용될 수 있는 외부 인터럽트의 수는 이보다 훨씬 많은 수이다. 8259와 같은 상용화된 프로그램 가능한 인터럽트 제어기는 8채널의 입력을 기본으로 하고 있으며 보다 많은 인터럽트 입력을 이용하고자 할 경우 이를 종속 연결하여 채널을 확장시켜야 한다. 그리고 모터제어용 마이크로프로세서와의 인터페이스에 있어서 불편한 점이 있으므로 본 논문에서는 상용화된 인터럽트 제어기가 아닌 모터제어용 마이크로프로세서와의 인터페이스에 더욱 적합한 인터럽트 제어기의 구현과 기타의 주변장치들이 구현된 프로그램 가능한 디바이스의 소자 이용률을 높히기 위하여 모터제어에 필요한 수만큼 인터럽트 입력채널을 14채널로 확장한 인터럽트 제어기를 VHDL을 이용하여 설계하였다. 이를 위하여 간단한 인터럽트 제어기의 모델을 제안하였으며, 시뮬레이션을 통해 설계된 제어기의 유용성을 확인하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.93-97
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• 2005

This paper proposes a design of stepper motor control in microstep driven mode using FPGA (Field Programmable Gate Array) for hardware implementation. The methods to drive stepper motor in microstep excitation mode are to control of the controlling currents in each phase windings of stepper motor with reference signals. These reference signals are used for controlling the current levels, the required variation of current levels with rotor position can be obtained from the ideal linear or sinusoidal approximations to the static torque-displacement ($T-{\theta}$) characteristic curve. In addition, the hardware implementation of stepper motor controller can be designed uses VHDL (Very high speed integrated circuits Hardware Description Language) and synthesis using an Altera FPGA, FLEX10K family, EPF10K20RC240-4 device as target technology and use MAX+PlusII program for overall development. A multi-stack variable-reluctance stepper motor of Sanyo Denki is used in the experiments.

• The Journal of the Acoustical Society of Korea
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• 제23권3E호
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• pp.79-84
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• 2004

In this paper, the AEC(acoustic echo canceller) is designed and implemented using VHDL(VHSIC hardware description language). The designed Echo Canceller employs the pipeline and the master-slave structure, and is realized with FPGA. As an adaptive algorithm, the Normalized LMS algorithm is used. For the coefficient adjustment, the Stochastic Iteration Algorithm(SIA) which uses only current residual values is used and the number of registers are evidently reduced and convergence speed is also much improved comparing to existing methods by using EAB of FPGA for FIR filter structure of transceiver. The designed Echo Canceller is verified with the test board implemented for this paper. From the timing simulation echo signals at about 1500 sampling data are converged and ERLE is improved by about 42-dB.

• 제어로봇시스템학회논문지
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• 제10권1호
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• pp.73-80
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• 2004

We have developed a general purpose motion controller using an FPGA(Field Programmable Gate Array). The multi-PID controllers and GUI are implemented as a system-on-chip for multi-axis motion control. Comparing with the commercial motion controller LM 629, since it has multi-independent PID controllers, we have several advantages such as space effectiveness, low cost and lower power consumption. In order to test the performance of the proposed controller, motion of the robot hand is controlled. The robot hand has three fingers with 2 joints each. Finger movements show that tracking was very effective. Another experiment of balancing an inverted pendulum on a cart has been conducted to show the generality of the proposed FPGA PID controller. The controller has well maintained the balance of the pendulum.

• 전기학회논문지P
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• 제61권1호
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• pp.47-54
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• 2012

This paper presents implementation of SVPWM technique for three phase Voltage Source Inverter using FPGA. Software-based vector-control calculations much this drawback, in order to improve the hardware-vector-control tries. Without the need for additional software, vector control algorithm is designed to be modular SOPC, and DSP will reduce most of the operations. In this paper, the SVPWM that using HDL for the AC motor vector control algorithm level, and the dead time part and the speed control in order to controled a speed detector and designed in the form of modules. Then ALTERA corporation Cyclone III series EP3C16F484 can be verified by implemented.