• 전자공학회논문지
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• 제54권7호
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• pp.29-35
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• 2017

본 논문에서는 고속 데이터 전송을 위해 orthogonal frequency division multiplexing (OFDM) 시스템에 적용 가능한 고속 fast Fourier transform (FFT) 프로세서를 제안하였다. 제안하는 FFT 프로제서는 높은 처리율을 만족하기 위해 mixed-radix 알고리즘과 8개의 병렬 경로를 가지는 multipath delay commutator (MDC) 파이프라인 구조를 채택하였다. 하드웨어 복잡도를 줄이기 위해서 새로운 스케줄링 기법들을 적용하여 twiddle factor 연산을 위한 read-only memories (ROM)의 크기를 줄이는 구조와 복소 상수 곱셈기의 수를 줄이는 구조를 제안한다. 제안하는 구조는 지연 소자와 연산 사이클의 증가 없이 하드웨어 복잡도를 줄일 수 있다. 또한, IEEE 802.11 ac/ad와 같은 고속 OFDM 시스템을 위해 64/128/256/512-포인트 FFT 연산이 가능하다. 제안하는 FFT 프로세서는 Verilog-HDL로 모델링하여 Samsung 65nm 공정 라이브러리로 합성하여 0.36mm2의 면적과 330MHz의 동작 주파수에서 2.64 GSample/s를 보이고 있다.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.84-93
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• 2007

이 논문에서는 고속 FFT 구현을 위한 Radix-8 구조를 제안한다. 제안 FFT 구조의 핵심은 Radix-8 DIF(Decimation In Frequency) 나비연산기 구조이다. Radix-8 알고리즘은 고속처리는 가능하나 구현면적이 증가하는 단점이 있는데, 제안 구조는 곱셈연산을 DA(Distributed Arithmetic) 방식을 사용하여 구현함으로써 구현 면적이 증가하는 것을 줄일 수 있었다. 64-point FFT에 대하여 기존의 Radix-4 나비연산기와 제안된 Radix-8 나비연산기를 각각 사용하여 구현한 결과 구현면적이 49.2%가 증가하였다. 즉, Throughput을 2배로 증가시키기 위하여 하드웨어는 49.2%만 증가함을 Verilog-HDL 코딩을 통하여 확인하였다. 또한 기존 구조와 제안 구조가 같은 Throughput을 얻는 경우에는 전력소모가 25.4%가 감소하게 된다. 따라서 제안된 나비연산기를 사용하는 FFT 구조는 고속/저전력 FFT를 필요로하는 OFDM용 통신단말기에 사용될 수 있다.

• 대한전자공학회논문지TC
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• 제47권10호
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• pp.36-42
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• 2010

FFT(Fast Fourier Transform)는 IEEE 802.22와 같은 여러 무선표준에서 사용되는 OFDM 시스템의 주요 블록 중 하나이다. FFT의 전력소모 감소, 면적감소, 고속동작을 위해 새로운 FFT 아키텍처 개발, twiddle factor 곱셈을 위한 곱셈기의 수나 면적감소, 제어회로의 단순화 등에 초점을 둔 FFT 프로세서의 구현에 관한 연구가 지속적으로 진행되어왔다. FFT의 입력포인트 수 N이 증가함에 따라 $log_2N$ 개의 각 FFT 스테이지 구현에 사용되는 시프트레지스터(또는, 페모리)가 차지하는 비중이 전체 FFT회로의 70%이상이 되며 이러한 메모리들은 FFT의 처음 두 스테이지에 집중되어 두 스테이지의 메모리가 전체 메모리의 75%를 차지한다. 본 논문에서는 OFDM 송신부의 IFFT(Inverse Fast Fourier Transform)에서 요구되는 메모리 사이즈를 감소시키기 위해 입력변조신호, 파일럿(pilot)신호, 널(null) 신호의 mapping을 IFFT와 결합하는 새로운 기법을 제안한다. Cognitive radio 시스템에 적용하기 위한 2048포인트 IFFT를 제안한 방법으로 설계하고 메모리가 차지하는 면적에서 기존의 방법과 비교하여 38.5%이상의 이득을 가짐을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.253-256
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• 2009

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기(FFT_Core_Gen)를 구현하였다. FFT_Core_Gen은 $N=64{\times}2^k$($0{\leq}k{\leq}7$)의 8가지 FFT/IFFT 코어의 Verilog-HDL 코드를 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였으며, 내부 데이터와 격자계수는 각각 14비트를 사용한다. FFT_Core_Gen에서 생성되는 FFT/IFFT 코어의 연산 정밀도는 최소 58-dB (N=8,192)에서부터 최대 63-dB (N=64)의 SQNR을 갖는다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM 기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.