• 한국전자파학회논문지
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• 제15권2호
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• pp.152-158
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• 2004

Subharmonic injection locking 방식을 이용하여 디지털 위성방송 시스템의 신호원으로 사용될 수 있는 낮은 위상 잡음과 우수한 전력 효율을 갖는 X-band 주파수 합성기를 설계, 제작하였다. 주파수 합성기는 위상 고정 발진기의 역할과 동시에 고조파 발생기로 동작하는 1.75 GHz의 주 발진기(master발진기)와 10.5 GHz 부 발진기(slave 발진기)로 구성되어 있다. PLL 방법을 적용하여 구성된 1.75 GHz 주 발진기는 능동부를 형성하는 트랜지스터와 버퍼 증폭기의 역할을 하는 BJT 트랜지스터를 직렬 연결하여 사용하였는데 첫 단은 위상고정 발진기의 역할을 하고 둘째 단은 45 GHz의 차단 주파수(cutoff frequency)를 갖는BJT를 사용함으로써 고조파 발생기로 동작하게 하여 안정적으로 Injection Locking 될 수 있도록 인가될 신호인 6차 고조파의 크기를 충분히 크게 발생시키도록 하였다. 고조파 발생기로부터 발생한 6차 고조파는 뒤에 위치한 약 45 dB 이득을 갖는 증폭기로 동작하는 부 발진기에 인가되어 Injection Locking 된다. 이러한 특성을 갖는 회로 구조를 이용하여, ILO 방식을 이용함으로 얻는 간단한 회로 구조와 낮은 위상 잡음 특성은 물론 보다 우수한 전력 효율을 갖는 10.5 GHz 주파수 합성기를 설계 제작하였다. 제작된 10.5 GHz 주파수 합성기는 7.4 V/49 mA,-0.5 V/4 mA의 전력 소모와 4.53 dBm의 출력 전력, 그리고 10 kHz와 100 kHz 이격 주파수에서 각각 -95.09 dBc/Hz와-108.90 dBc/Hz의 위상 잡음 특성을 얻었다.

• 한국전자파학회논문지
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• 제17권3호
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• pp.239-248
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• 2006

본 논문에서는 pHEMT(pseudo-morphic High Electron Mobility Transistor)로 구성된 저잡음 증폭기 MMIC(Monolithic Microwave Integrated Circuit)를 이용하여 극저온에서 동작하는 전파 망원경 수신기 전단부용 22 GH2 대역 저잡음 증폭기 모듈을 설계, 제작하였다. pHEMT MMIC 선정에는, 극저온에서의 동작이 입증된 pHEMT 공정을 사용하여 제작된 저잡음 증폭기 MMIC를 선택하였다. 선정된 2개의 MMIC는 박막(thin film) 세라믹 기판에 장착하여 모듈화 하였다. 모듈화 시 하우징(housing)과 캐리어(carrier) 사이의 간극을 제거하고 전파 흡수체를 사용하여 불필요한 구조에 의한 발진을 제거하였다. 또한 커넥터와 기판 사이의 부정합으로 나타나는 잡음 및 이득의 열화를 리본 조정을 통해 개선시켜 상온에서 최적의 성능을 가지도록 했다. 제작된 증폭기 모듈은 상온에서 $21.5{\sim}23.5GHz$ 대역 내 이득 $35dB{\pm}1dB$, 잡음지수 $2.37{\sim}2.57dB$를 보였다. 제작된 증폭기는 헬륨 냉각기를 이용하여 $15^{\circ}K$로 냉각 후 측정 결과, 대역 내에서 이득 35 dB 이상, 잡음온도 $28{\sim}37^{\circ}K$를 얻었다.

• 한국전자파학회논문지
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• 제27권1호
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• pp.76-79
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• 2016

본 논문에서는 ETRI에서 개발된 50 W GaN-on-SiC HEMT 소자를 이용하여 X-band에서 동작하는 50 W 펄스 전력증폭기의 개발 결과를 정리하였다. 제작된 50 W GaN HEMT 소자는 $0.25{\mu}m$의 게이트 길이를 갖고, 총 게이트 폭은 12 mm인 소자이다. 펄스 전력증폭기는 9.2~9.5 GHz 주파수 대역에서 50 W의 출력전력과 6 dB의 전력이득 특성을 나타내었다. 전력소자의 전력밀도는 4.16 W/mm이다. 제작된 GaN-on-SiC HEMT 소자와 전력증폭기는 X-대역 레이더 시스템 등 다양한 응용분야에 적용이 가능할 것으로 판단된다.

• 한국전자파학회논문지
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• 제22권6호
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• pp.584-597
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• 2011

본 논문에서는 WIN Semiconductors사의 0.5 ${\mu}m$ PHEMT 공정을 이용하여 GSM/EGSM/DCS/PCS 4중 대역을 위한 저손실, 고전력의 RF SP6T 스위치 칩을 설계, 제작 및 측정하였다. 스위치 특성을 개선시킬 수 있는 최적의 구조를 위해서 series와 series-shunt 구조를 혼용하였고, 칩 크기를 줄이기 위해서 수신단에 공통 트랜지스터 구조를 사용하였다. 또한, 시스템에 사용되는 ON, OFF 상태의 입력 전력을 고려하여 트랜지스터의 게이트 크기와 스택(stack) 수를 결정하였다. 마지막으로 피드 포워드(feed forward) 캐패시터, shunt 캐패시터 그리고 shunt 트랜지스터의 기생 인덕턴스 공진 기법을 적용하여 격리도 및 전력 특성을 개선하였다. 제작된 스위치 칩의 크기는 $1.2{\times}1.5\;mm^2$이며, S 파라미터 측정 결과 삽입 손실은 0.5~1.2 dB, 격리도는 28~36 dB를 보였다. 전력 특성으로는 4 W의 입력 전력에 대해서도 삽입 손실 및 격리도의 특성 변화가 없었으며, 75 dBc 이상의 2차 및 3차 고조파 억제 특성이 확보되었다.

• 한국세라믹학회지
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• 제39권12호
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• pp.1128-1132
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• 2002

MFS-FET(Metal-Ferroelectric-Semiconductor Field Effect Transistor) 구조의 비휘발성 기억소자용 $ReMnO_3$(Re:Y, Ho, Er) 박막을 금속 유기 화학 기상 증착법(MOCVD)으로 증착하였다. $ReMnO_3$ 박막을 Si(100) 기판 위에 700${\circ}C$-2시간 증착 시켜 결정화를 위해 대기 중에서 900${\circ}C$-1시간 열처리 시 육방정계(hexagonal) 단일상의 $ReMnO_3$ 박막을 형성하였다. 육방정계 단일상 구조에서 $ReMnO_3$ 박막의 강유전 특성은 c-축 배향성에 의존하였으며, c-축 배향성이 우수한 $YMnO_3$ 박막의 잔류 분극(Pr) 값은 105 nC/$cm^2$로 가장 우수하였다. 또한 누설 전류 밀도(leakage current density) 값은 미세구조의 결정립 크기에 의존하였으며, 결정립 크기가 100∼150 nm인 $YMnO_3$ 박막의 누설 전류 밀도 값은 인가전압 0.5 V에서 $10^{-8}$ A/$cm^2$을 나타내었다.

• 재활복지공학회논문지
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• 제11권3호
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• pp.271-277
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• 2017

본 연구에서는 사용자의 자세에 따라 실시간으로 제공되는 진동모터에 의해서 촉각 피드백이 구현되는 골반교정 및 자세균형능력 증진을 위한 균형의자(balance chair)를 개발하고 그 유효성을 평가하고자 하였다. 이를 위해 MC Nylon을 이용하여 몸체을 제작하고 사용자 인터페이스를 위한 터치 TFT와 아두이노를 사용한 주 제어모듈, 사용자 자세판별을 위한 9축 가속센서, 촉각피드백을 위한 진동모듈을 내장하고 사용자의 편안한 착석감을 위한 쿠션으로 외부를 둘러싼 균형의자 시제품을 제작하였다. 제작된 시제품을 이용한 자세균형 훈련시스템의 유효성을 확인하기 위해 여성 피험자 10명을 대상으로 척추움직임의 주요근육인 좌우 요장늑근에 대한 근활성도(%MVIC)를 측정하였고 자세균형능력 평가장비인 Spine Balance 3D를 이용하여 훈련 전후의 균형능력을 측정하였다. 균형의자를 통한 운동 및 자세균형 유지 시 진동을 통한 피드백 방법에 의해 사용자의 좌우 요장늑근이 균형적으로 활성화되고 또한 이를 통한 훈련 전후 균형능력이 증진되는 결과를 얻었다. 향후 본 연구는 다양한 자세균형 제품 개발에 기초 연구로 활용 가능하다고 사료된다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.8-14
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• 2011

본 논문에서는 이차원 소자 시뮬레이션을 활용하여 주어진 게이트-드레인 간격에서 AlGaN/GaN-on-Si HEMT (high electron mobility transistor) 의 고항복전압 구현을 위한 게이트 전계판의 최적화 구조를 제안하였다. 게이트 전계판 구조를 도입하여 게이트 모서리의 전계를 감소시켜 항복전압을 크게 증가시킬 수 있음을 확인 하였으며, 이때 전계판의 길이와 절연막의 두께에 따라 게이트 모서리와 전계판 끝단에서 전계분포의 변화를 분석하였다. 최적화를 위하여 시뮬레이션을 수행한 결과, 1 ${\mu}m$ 정도의 짧은 게이트 전계판으로도 효과적으로 게이트 모서리의 전계를 감소시킬 수 있으며 전계판의 길이가 너무 길어지면 전계판과 드레인 사이의 남은 길이가 일정 수준 이하로 감소되어 오히려 항복전압이 급격하게 감소함을 보였다. 전 계판의 길이가 1 ${\mu}m$ 일 때 최대 항복전압을 얻었으며, 게이트 전계판의 길이를 1 ${\mu}m$로 고정하고 $SiN_x$ 박막의 두께를 변화시켜본 결과 게이트 모서리와 전계판 끝단에서의 전계가 균형을 이루면서 항복전압을 최대로 할 수 있는 최적의 $SiN_x$ 박막 두께는 200~300 nm 인 것으로 나타났다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.7-13
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• 2008

본 논문에서는 PMOLED(passive matrix organic light emitting diodes) 데이터 구동회로의 전류 편차를 보상하는 새로운 구조의 회로를 제안한다. 일반적인 PMOLED 데이터 구동 회로의 경우 MOS(metal oxide semiconductor) 공정 변화에 의해서 발생하는 데이터 구동 회로 출력단의 전류 편차는 보상 할 수 없으나, 제안된 데이터 구동회로는 출력단의 전류 편차를 보상하여 균일한 값의 전류를 OLED 패널(panel)에 인가 할 수 있다. 제안하는 회로는 종래의 데이터 출력 회로에 스위칭 트랜지스터를 추가하여 데이터 출력 전류용 회로를 공통 연결선에 연결함으로써 공정 변화에 의한 출력 전류의 편차를 최소화 할 수 있다. 제안한 회로는 $128(RGB){\times}128$의 해상도를 지원하는 PMOLED 패널을 기준으로 설계 하였고, 구동 회로 개발에 이용된 공정은 0.35um이다. 실험 결과 제안한 데이터 구동회로의 출력 전류는 1%대의 오차를 갖는 반면, 종래의 데이터 구동회로의 경우 출력 전류는 9% 대로 심한 변화를 나타내었다. 본 논문에서 제안한 PMOLED 데이터 구동회로를 이용할 경우 고화질의 OLED 디스플레이 구현이 가능하여 고 품위의 디스플레이 특성을 요구하는 휴대용 디스플레이 기기에 적용 할 수 있다.

• Journal of electromagnetic engineering and science
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• 제11권1호
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• pp.16-26
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• 2011

This paper presents high power and high efficiency Doherty amplifiers for 2.345 GHz wireless broadband (WiBro) applications that use a Nitronex 125-W ($P_{3dB}$) GaN high electron mobility transistor (HEMT). Two- and three-way Doherty amplifiers and a saturated Doherty amplifier using Class-F circuitry are implemented. The measured result for a center frequency of 2.345 GHz shows that the two-way Doherty amplifier attains a high $P_{3dB}$ of 51.5 dBm, a gain of 12.5 dB, and a power-added efficiency (PAE) improvement of about 16 % compared to a single class AB amplifier at 6-dB back-off power region from $P_{3dB}$. For a WiBro OFDMA signal, the Doherty amplifier provides an adjacent channel leakage ratio (ACLR) at 4.77 MHz offset that is -33 dBc at an output power of 42 dBm, which is a 9.5 dB back-off power region from $P_{3dB}$. By employing a digital pre-distortion (DPD) technique, the ACLR of the Doherty amplifier is improved from -33 dBc to -48 dBc. The measured result for the same frequency shows that the three-way Doherty amplifier, which has a $P_{3dB}$ of 53.16 dBm and a gain of 10.3 dB, and the saturated Doherty amplifier, which has a $P_{3dB}$ of 51.1 dBm and a gain of 10.3 dB, provide a PAE improvement of 11 % at the 9-dB back-off power region and 7.5 % at the 6-dB back-off region, respectively, compared to the two-way Doherty amplifier.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.133-133
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• 2008

Recently, as the down-scailing of field-effect transistor devices continues, Schottky-barrier field-effect transistors (SB-FETs) have attracted much attention as an alternative to conventional MOSFETs. SB-FETs have advantages over conventional devices, such as low parasitic source/drain resistance due to their metallic characteristics, low temperature processing for source/drain formation and physical scalability to the sub-10nm regime. The good scalability of SB-FETs is due to their metallic characteristics of source/drain, which leads to the low resistance and the atomically abrupt junctions at metal (silicide)-silicon interface. Nevertheless, some reports show that SB-FETs suffer from short channel effect (SCE) that would cause severe problems in the sub 20nm regime.[Ouyang et al. IEEE Trans. Electron Devices 53, 8, 1732 (2007)] Because source/drain barriers induce a depletion region, it is possible that the barriers are overlapped in short channel SB-FETs. In order to analyze the SCE of SB-FETs, we carried out systematic studies on the Schottky barrier overlapping in short channel SB-FETs using a SILVACO ATLAS numerical simulator. We have investigated the variation of surface channel band profiles depending on the doping, barrier height and the effective channel length using 2D simulation. Because the source/drain depletion regions start to be overlapped each other in the condition of the $L_{ch}$~80nm with $N_D{\sim}1\times10^{18}cm^{-3}$ and $\phi_{Bn}$ $\approx$ 0.6eV, the band profile varies as the decrease of effective channel length $L_{ch}$. With the $L_{ch}$~80nm as a starting point, the built-in potential of source/drain schottky contacts gradually decreases as the decrease of $L_{ch}$, then the conduction and valence band edges are consequently flattened at $L_{ch}$~5nm. These results may allow us to understand the performance related interdependent parameters in nanoscale SB-FETs such as channel length, the barrier height and channel doping.