• 마이크로전자및패키징학회지
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• 제12권3호
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• pp.187-196
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• 2005

MEMS에서 제조 공정 오차 및 외부 응력은 진동형 자이로스코프와 같은 MEMS 소자의 제조 수율에 많은 영향을 미친다. 특히 비연성 진동형 자이로스코프의 경우 감지모드와 구동모드의 주파수 차의 특성은 수율에 직접적인 영향을 미친다. SOI (Silicon-On-Insulator) 공정 및 양극접합 공정으로 패키징된 자이로스코프의 경우, 노칭현상으로 인하여 구조물이 불균일하게 가공되며, 동시에 열팽창계수 차로 인하여 접합된 기판에 큰 휨이 발생한다. 그 결과주파수 차의 분포가 커지고, 동시에 수율은 저하되었다. 이를 개선하기 위하여 SiOG (Silicon On Glass) 기술을 적용하였다. SiOG 공정에서는 접합 후에 기판의 휨을 최소화 하기 위하여 1장의 실리콘 기관과 2장의 유리 기판을 사용하였으며, 노칭을 방지하기 위하여 금속 박막을 사용하였다. 그 결과 노칭 현상이 방지되었으며, 기판의 휨도 감소하였다. 또한 주파수 차의 분포도 매우 균일하게 되었으며, 주파수 차의 편차 또한 개선이 되었다. 그 결과 높은 수율 및 보다 강건한 MEMS 자이로스코프를 개발할 수 있었다.

• 한국세라믹학회지
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• 제43권6호
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• pp.369-375
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• 2006

[ $(Ba_{0.5}Sr_{0.5})_{0.99}Co_{x}Fe_{1-x}O_{3-{\delta}}$ ] [x=0.8, 0.2](BSCF) powders were synthesized by a Glycine-Nitrate Process (GNP) and the electrochemical performance of the BSCF cathode on a scandia stabilized zirconia, $[(Sc_{2}O_3)_{0.11}(ZrO_2)_{0.89}]-1Al_{2}O_3$ was investigated. In order to prevent unfavorable solid-state reactions between the cathode and zirconia electrolyte, a GDC ($Gd_{0.1}Ce_{0.9}O_{2-{delta}}$) buffer layer was applied on ScSZ. The BSCF (x = 0.8) cathode formed on GDC(Buffer)/ScSZ(Disk) showed poor electrochemical property, because the BSCF cathode layer peeled off after the heat-treatment. On the other hand, there were no delamination or peel off between the BSCF and GDC buffer layer, and the BSCF (x = 0.2) cathode exhibited fairly good electrochemical performances. It was considered that the observed phenomenon was associated with the thermal expansion mismatch between the cathode and buffer layer. The ohmic resistance of the double layer cathode was slightly lower than that of the single layer BSCF cathode due to the incorporation of platinum particle into the BSCF second layer.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.140-140
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• 2018

The 3D interconnect technologies have been appeared, as the density of Integrated Circuit (IC) devices increases. Through Silicon Via (TSV) process is an important technology in the 3D interconnect technologies. And the process is used to form a vertically electrical connection through silicon dies. This TSV process has some advantages that short length of interconnection, high interconnection density, low electrical resistance, and low power consumption. Because of these advantages, TSVs could improve the device performance higher. The fabrication process of TSV has several steps such as TSV etching, insulator deposition, seed layer deposition, metallization, planarization, and assembly. Among them, TSV metallization (i.e. TSV filling) was core process in the fabrication process of TSV because TSV metallization determines the performance and reliability of the TSV interconnect. TSVs were commonly filled with metals by using the simple electrochemical deposition method. However, since the aspect ratio of TSVs was become a higher, it was easy to occur voids and copper filling of TSVs became more difficult. Using some additives like an accelerator, suppressor and leveler for the void-free filling of TSVs, deposition rate of bottom could be fast whereas deposition of side walls could be inhibited. The suppressor was adsorbed surface of via easily because of its higher molecular weight than the accelerator. However, for high aspect ratio TSV fillers, the growth of the top of via can be accelerated because the suppressor is replaced by an accelerator. The substitution of the accelerator and the suppressor caused the side wall growth and defect generation. The suppressor was used as Single additive electrodeposition of TSV to overcome the constraints. At the electrochemical deposition of high aspect ratio of TSVs, the suppressor as single additive could effectively suppress the growth of the top surface and the void-free bottom-up filling became possible. Generally, copper was used to fill TSVs since its low resistivity could reduce the RC delay of the interconnection. However, because of the large Coefficients of Thermal Expansion (CTE) mismatch between silicon and copper, stress was induced to the silicon around the TSVs at the annealing process. The Keep Out Zone (KOZ), the stressed area in the silicon, could affect carrier mobility and could cause degradation of the device performance. Cobalt can be used as an alternative material because the CTE of cobalt was lower than that of copper. Therefore, using cobalt could reduce KOZ and improve device performance. In this study, high-aspect ratio TSVs were filled with cobalt using the electrochemical deposition. And the filling performance was enhanced by using the suppressor as single additive. Electrochemical analysis explains the effect of suppressor in the cobalt filling bath and the effect of filling behavior at condition such as current type was investigated.

• 마이크로전자및패키징학회지
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• 제26권4호
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• pp.101-105
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• 2019

칩 패키지에는 생산 공정 및 운송, 보관 과정에서 발생하는 외부 환경 변화로부터 인쇄 회로 기판(printed circuit board, PCB)을 보호하기 위해 에폭시 몰딩(epoxy molding compound, EMC)이 사용된다. PCB와 EMC의 접합 신뢰성은 제품의 품질 및 수명에 중요한 요소이며 이를 보증하기 위해 제품 설계 및 생산 단계에서 그 접합 에너지를 정밀하게 측정하고, 이에 영향을 끼치는 요소를 통제하여 공정을 최적화 시켜야 한다. 본 논문은 이중 외팔보(double cantilever beam, DCB) 시험을 이용하여 휨(warpage)이 있는 칩 패키지의 EMC와 PCB의 계면 접합 에너지를 측정하고 보정하는 방법에 대해 소개한다. DCB 시험법은 이종 재료의 계면 접합 에너지를 측정하는 전통적인 방법이며 정밀한 접합 에너지 측정을 위해 평평한 기판이 필수적이다. 그러나 칩 패키지는 내부 구성 요소들의 열팽창 계수 차이로 인해 휨이 발생하기 때문에 평평한 기판을 제작하여 정밀한 접합 에너지를 측정하는데 어려움이 있다. 이를 극복하고자 본 연구에서는 휨이 있는 칩 패키지로 DCB 시험법을 위한 시편을 제작하고, 기판의 복원력을 보정하여 접합 에너지를 계산하였다. 보정된 접합에너지는 동일 조건에서 제작된 칩 패키지 중 휨이 없는 시편을 선별하여 측정한 접합 에너지와 비교, 검증하였다.