• 한국생명과학회:학술대회논문집
• /
• 한국생명과학회 2008년도 제49회 학술심포지움 및 국제학술대회
• /
• pp.86.1-86.1
• /
• 2008

• 생약학회지
• /
• 제28권1호
• /
• pp.9-14
• /
• 1997

From the Evodiae Fructus, four flavonoids were isolated and identified as cacticin, limocitrin $3-0-{\beta}-D-galactoside$, hyperin and diosmin by means of chemical and spec-troscopic methods.

• Journal of information and communication convergence engineering
• /
• 제2권2호
• /
• pp.102-105
• /
• 2004

A Quadrature phase detector for high-speed delay-locked loop is introduced. The proposed Quadrature phase detector is composed of two nor gates and it determines if the phase difference of two input clocks is 90 degrees or not. The delay locked loop circuit including the Quadrature phase detector is fabricated in a 0.18 um Standard CMOS process and it operates at 5 GHz frequency. The phase error of the delay-locked loop is maximum 2 degrees and the circuits are robust with voltage, temperature variations.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2009년도 추계학술발표대회
• /
• pp.401-402
• /
• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2009년도 추계학술발표대회
• /
• pp.405-406
• /
• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 저 전력 특성을 갖는 4-2 compressor 구조를 제안한다. 제안한 회로는 한 개의 전가산기와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 14개 감소하였으며, 6.3%의 전력소모가 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
• /
• pp.391-392
• /
• 2008

최근 나노 금속의 대량 생산에 대한 기술이 확보됨에 따라, 메탈젯을 이용한 연구가 활발히 진행되고 있다. 메탈젯의 연구 범위는 RFID, PCB, MLCC 전극, 태양전지전극, PDP 전극, EMC용재료 등 그 응용 범위를 넓혀 가고 있다. 이러한 응용 기술 대표적인 배선형성 기술인 PCB 제조에 대한 연구는 40um 이하의 고해상도 기판 개발을 요구하고 있다. 선폭은 40um 이하를 유지하면서, 두께는 10um 이상으로 CCL을 대체 하기 위한 기판 형성 기술은 응용기술은 가장 어려운 난이도의 기술이다. 메탈젯 기술은 매우 복합적인 연구분야로 나노 재료의 개발, 인쇄공정의 개발, 기재 표면처리 기술, 헤드 기술의 개발을 동시에 만족할 때 가능하다. 배선 형성을 위하여 나노 잉크를 이용하여 직접 인쇄를 진행하고, 소결하여 전도성을 얻게 된다. 본 연구에서는 미세노즐에 토출 가능한 잉크젯용 잉크 조성을 결정하고, 기판과의 신뢰성을 확보하기 위하여 접착력의 평가, 전도도의 평가, 건조 시간 조절을 통한 Crack 문제 해결, 미세 선폭의 균일성 조절에 관한 실험을 진행하였다.

• 폴리머
• /
• 제29권4호
• /
• pp.418-421
• /
• 2005

본 연구에서는 나노/마이크로 소자 및 MEMS 제작에 활용가능하고 또한 수십 마이크로미터 크기의 3차원 곡면을 가진 형상을 제작하기 유리한 이광자 광중합을 이용한 다중조사 복셀 매트릭스 스캐닝법(multi-exposure voxel matrix scanning method)에 의한 나노 복화공정을 개발하였다. 이 공정을 통하여는 높이에 따라 14가지의 색을 가진 등고선으로 표현된 3차원 자유곡면 형상을 적층방식이 아닌 단일 층으로 3차원으로 제작할 수 있다. 여기서 수광각도가 1.25인 집광렌즈를 사용하여 레이저의 조사시간에 따라 1.2 um에서 6.4 um까지 변하는 복셀의 높이 차이를 이용하여 3차원 곡면 제작이 가능하다. 본 연구의 유용성을 검토하기 위하여 몇 가지 3차원 곡면형상을 초미세 입체 패터닝 공정에서 사용하는 일반적인 적층방식을 사용하지 않고 단층으로 제작하여 시간을 단축하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
• /
• pp.308-308
• /
• 2011

6.48 ${\AA}$의 격자 상수를 갖는 InSb 물질은 0.17 eV의 낮은 에너지 밴드갭과 78,000 cm2/Vs의 전자 이동도를 갖는 물질로서 고속의 자성 센서소자, 장파장의 광 검출기 그리고 고속 전자소자 등의 분야에서 많은 주목을 받고 있다. 그러나, 전기적 특성이 우수한 InSb 물질을 소자로 구현하는데 있어서 큰 어려움이 있다. InSb와 격자 크기가 잘 맞으면서 절연이 우수한 기판의 부재가 가장 큰 문제가 되는 부분이다. 즉, 격자 부정합을 최소화하며 동시에 절연기판을 사용함으로써 소자의 특성을 잘 살려야 하는 것이다. 이러한 이유로 인하여 InSb 기반의 소자가 널리 사용되지 못하고 있는 것이다. 현재 범용으로 사용하고 있는 기판은 격자 부정합이 14%인 GaAs, 11%의 InP 그리고 18%의 Si 등이 있다. 이번 발표에서는 GaAs 기판 위에 격자 부정합을 최소화하여 InSb 박막을 최적화 시켜 성장하는 방법에 대해서 소개하고자 한다. InSb 박막 성장하는데 있어 논문으로 보고된 여러 가지 방법들이 있다. 기판과의 격자 부정합을 줄이기 위하여 저온-고온 (L-T)의 의한 메타몰픽(metamorphic) buffer 층을 성장 후 InSb 박막을 성장하는 방법[1] 그리고 단계별 buffer를 성장하는 방법[2] 등을 통해서 많은 진보가 있었다. 하지만, 우리는 GaAs 기판 위에 AlSb 박막을 성장 하면서 동시에 In과 Al의 양을 서서히 변화시키는 grading 기술을 사용하였다. 즉, 물질 각각의 격자상수를 고려하여 GaAs (기판)-AlSb-InAlSb-InSb로 변화를 주어 격자 부정합이 최소가 되도록 하여 만들어진 buffer 위에 InSb 층이 만들어 지도록 하여 GaAs 기판 위에 InSb 박막을 성장 할 수 있었다. grading 기술을 이용하여 만들어진 buffer 위에 성장된 0.3 um의 InSb 박막 층은 상온에서 전자 이동도가 약 38,000 cm2/Vs에 이르는 것을 확인하였다. InSb 박막의 두께가 약 1 um 되어야 30,000 cm2/Vs 이상의 전자 이동도를 얻을 수 있다고 많은 논문을 통해서 보고 되고 있으나 우리는 단지 0.3 um의 InSb 박막두께에서 이와 같은 전기적인 특성을 확인하였기에 이상과 같이 보고 하고자 한다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
• /
• pp.277-277
• /
• 2011

디스플레이의 기술발전에 의해 대면적 고해상도의 LCD가 제작되어 왔다. 이에 따라 LCD 점등검사를 위한 Probe Unit의 기술 또한 급속도로 발전하고 있다. 고해상도에 따라 TFT LCD pad가 미세피치화 되어가고 있으며, panel의 검사를 위한 Probe 또한 30 um 이하의 초미세피치를 요구하고 있다. 따라서, 초미세 pitch의 LCD panel의 점등검사를 위한 Probe Unit의 개발이 시급하가. 본 연구에서는 30 um 이하의 미세피치의 Probe block을 위한 Slit wafer의 식각 공정 조건을 연구하였다. Si 공정에서 식각율과 식각깊이에 따른 profile angle의 목표를 설정하고, 식각조건에 따라 이 두 값의 변화를 관측하였다. 식각실험으로 Si DRIE 장비를 이용하여, chamber 압력, cycle time, gas flow, Oxygen의 조건에 따라 각각의 단면 및 표면을 SEM 관측을 통해 최적의 식각 조건을 찾고자 하였다. 식각율은 5um/min 이상, profile angle은 $90{\pm}1^{\circ}$의 값을 목표로 하였다. 이 때 최적의 식각조건은 Etching : SF6 400 sccm, 10.4 sec, passivation : C4F8 400 sccm, 4 sec의 조건이었으며, 식각공정의 Coil power는 2,600 W이었다. 이러한 조건의 공정으로 6 inch Si wafer에 공정한 결과 균일한 식각율 및 profile angle 값을 보였으며, oxygen gas를 미량 유입함으로써 식각율이 균일해짐을 알 수 있었다. 결론적으로 최적의 Slit wafer 식각 조건을 확립함으로써 Probe Unit을 위한 Pin 삽입공정 또한 수율 향상이 기대된다.

• 한국산업정보학회논문지
• /
• 제19권3호
• /
• pp.49-56
• /
• 2014

툴 프리세터는 수치제어 공작기계용 공구의 테이퍼부를 기준으로 하여 날끝 치수를 사전에 정렬하기 위한 장치로서 여기에는 접촉과 비접촉, 두 가지 방식이 있다. 광학센서 기반 비접촉 방식은 측정의 유연성과 편리함의 이점을 가지고 있다. 본 논문에서는 선형 스케일러와 머신 비전을 도입한 산업용 툴 프리세터 장비 개발을 다룬다. 측정 전에 대상 공구를 기구부에 고정시키고 광학부를 정렬한다. 공구 영상을 취득한 후 제시된 영상처리 알고리즘은선형 스케일러로부터 광학부의 이동 거리를 조합하여 공구의 정밀한 치수를 계산해낸다. 실험 결과, 본 장비의 정밀도가 ${\pm}20um$ 범위내에 있음을 검증하였다.