• 대한전자공학회논문지TC
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• 제48권8호
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• pp.27-35
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• 2011

이 논문에서는 Extended QRD-RLS 등화기의 성능을 분석한다. Extended QRD-RLS 등화기는 시스톨릭 어레이(Systolic Array) 구조를 사용하여 구현되므로 이 구조의 등화기에 여러 가지 길이의 송신 신호를 보내어 등화기 성능을 분석하였다. 분석 방법은 채널의 주파수 응답과 등화기의 주파수 응답을 곱하여 전체 시스템의 주파수 응답에 대한 편평도를 관찰하는 방식을 사용하였다. 송신 신호의 길이를 8, 16, 32, 64개로 변화시키며 4 탭 등화기의 편평도를 관찰하였으며, 5 탭 등화기에 대하여도 같은 실험을 반복하였다. 각각의 탭 수에 대하여 공통으로 16개의 송신 신호 길이일 때에 편평도가 현저히 향상됨을 관찰할 수 있었다.

• 방송공학회논문지
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• 제3권1호
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• pp.85-92
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• 1998

동영상 부호화에서 블록 정합 움직임 추정 기법은 움직임 추정 기법으로 가장 많이 쓰이고 있는 방법이다. 이 논문에서는 블록 정합 움직임 추정 기법의 하나로 최근에 제안된 공간적 상관 관계와 계층적 탐색방법을 이용한 고속 움직임 추정 알고리즘의 구현에 적합한 VLSI 구조를 제안한다. 제안된 구조는 systolic array에 바탕을 둔 탐색 기본 단위와 두 개의 shift register array등으로 이루어지며 수평/수직 -32~+31 화소 크기의 탐색을 수행한다. 이 때 탐색 기본 단위는 반복하여 사용하게 함으로써 게이트 수를 최소화하였다. 탐색 기본 단위의 구조로는 전역 탐색을 수행할 수 있는 기존의 여러 가지 systolic array 들이 사용 가능하며, 그 선택에 따라 칩의 크기와 속도 사이의 절충이 가능하다. 본 논문에서는 PE(processing element)의 개수를 줄여 전체적인 칩 사이즈를 줄이는데 중점을 두고 탐색 기본 단위의 구조를 결정하였다. 제안된 구조를 이용하면 $352{\times}288$ 크기의 영상, 탐색 영역 수평/수직 -32~+31 화소에 대해서 클럭 주파수가 35MHz일 때 최대 30Hz까지 실시간 처리를 할 수 있는 움직임 추정 칩을 20,000 게이트 이하로 구현할 수 있다. 더 높은 전송률의 입력 영상($720{\times}480$, 30Hz)에 적용할 경우에는 단순히 PE 개수를 늘리 구조를 탐색 기본 단위로 선택함으로써 실시간 구현이 가능하다.

• 전자공학회논문지S
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• 제34S권2호
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• pp.43-51
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• 1997

In this paper, we quantize the image data to simplify the systolic array architecture for block matching algorithm. As the number of bits for pixel data to be processed is reduced by quantization, one can simplify the hardware of systolic array. Especially, if the bit serial input is used, one can even more simplify the structure of processing element. First, we analize the effect of quantization to a block matching. then we show the structure of quantizer and processing element when bit serial input is used. The simulation results applied to standard images have shown that the proposed block matching method has less prediction error than the conventional high speed algorithm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.25-28
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• 2002

본 논문에서는 W-CDMA(Wide-Code Division Mul-tiple Access)용 Systolic 어레이 구조를 잣는 상향링크 빔형성기법에 대한 성능 분석을 하였다. 적응 어레이 안테나와 Systolic 구조의 MVDR(Minimum Variance Distortionless Response) 알고리즘을 사용하여 구해진 가중치 벡터를 이용하여 원하는 사용자의 방향으로 빔을 형성하고 원하지 않는 사용자의 방향으로는 null을 형성하는 공간필터를 적용하여 W-CDMA 상향링크에서 다중 경로 페이딩과 다중 접속 간섭의 증가에 따른 수신 성능을 분석하였다. 그리고, 안테나 시스템에서 사용되는 가중벡터를 갱신하기 위해 Systolic 구조의 MVDR과 역방향 파일럿 채널을 이용하는 QR-RLS(QR-Recursive Least Squares) 알고리즘을 적용하였다. 본 논문에서는 빔 형성기에 사용하기 위한 역행렬의 계산과 정에 Systolic 어레이 구조를 적용하여 병렬적인 고속처리가 가능한 방법과 효율적인 계산과정을 위해 MVDR 과 QR-RLS 알고리즘을 적용한 공간 필터링의 성능을 소개한다.

• 전자공학회논문지B
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• 제33B권9호
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• pp.49-61
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• 1996

Back-propagation(BP) algorithm needs a lot of time to train the artificial neural network (ANN) to get high accuracy level in classification tasks. So there have been extensive researches to process back-propagation algorithm on parallel processors. This paper prsents a linear systolic array which calculates forward-backward propagation of BP algorithm at the same time using effective space-time transformation and PE structure. First, we analyze data flow of forwared and backward propagations and then, represent the BP algorithm into data dapendency graph (DG) which shows parallelism inherent in the BP algorithm. Next, apply space-time transformation on the DG of ANN is turn with orthogonal direction projection. By doing so, we can get a snakelike systolic array. Also we calculate the interval of input for parallel processing, calculate the indices to make the right datas be used at the right PE when forward and bvackward propagations are processed in the same PE. And then verify the correctness of output when forward and backward propagations are executed at the same time. By doing so, the proposed system maximizes parallelism of BP algorithm, minimizes th enumber of PEs. And it reduces the execution time by 2 times through making idle PEs participate in forward-backward propagation at the same time.

• 한국음향학회지
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• 제22권1호
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• pp.1-6
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• 2003

본 논문에서는 시스토릭 어레이 구조를 갖는 선택적 최소분산 비왜곡응답 (MVDR) 및 최소자승 회귀기법 (RLS) 빔형성기법에 대한 성능 분석을 하였다. 원하는 사용자 신호와 잡음을 포함한 스냅샷 벡터들이 어레이 안테나에 입사되는 경우, 수신신호의 품질을 향상시키기 위해서 MVDR 및 RLS 알고리즘을 이용한 빔형성기법이 적용될 수 있다. 이를 통해 채널 용량을 증가시키기 위해 각 안테나 소자의 출력에 복소 가중치를 곱하여 원하는 사용자 신호방향으로 안테나의 빔을 형성하도록 하여 원하는 신호의 다중경로 성분들은 강조하고, 간섭 성분들의 입사 방향들로는 널을 발생시켜 다중간섭과 잡음에 대한 전력을 상대적으로 감소시키는 공간필터링 효과를 얻을 수 있다. 본 논문에서는 이러한 공간 필터 역할을 하는 MVDR기법과 RLS 기법을 병렬처리를 통해 수행할 수 있는 시스토릭 어레이 구조의 MVDR 및 RLS 빔형성기법에 대하여 소개하며, 이를 다중 경로와 다중 접속 간섭이 존재하는 채널 환경에 적용하여 수신 성능을 분석하였다. 컴퓨터 모의 실험을 통하여 제안된 시스토릭 어레이 구조의 빔 형성기법을 적용한 공간필터의 우수성을 보여주기 위해 사용자 증가에 따른 BER (Bit Error Rate) 곡선과 빔패턴을 제시하였고, 기대치와 실험치가 잘 부합됨을 확인하였다.

• 전기전자학회논문지
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• 제24권3호
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• pp.797-802
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• 2020

본 논문에서는 base-4 시스토릭 어레이 FFT 프로세서에서 사용되는 여러 메모리를 하나의 메모리로 공유함으로써 기존 보다 작은 메모리 면적의 FFT 프로세서의 설계 및 구현 결과를 제시한다. 메모리를 공유하여 면적이 줄어드는 장점이 생겼으며, 데이터의 입출력이 하나의 메모리에서 진행되므로 데이터의 흐름이 단순해졌다. 제시한 FFT 프로세서를 FPGA 디바이스 상에서 구현 및 검증하였으며, 구현 결과 4096-point FFT 기준 51,855개의 CLB LUT, 29,712개의 CLB registers, 8개의 block RAM tile과 450개의 DSP로 구현되었고, 최대 동작 주파수는 150MHz 인 것을 확인했으며 특히, 기존 base-4 시스토릭 어레이 구조 대비 메모리 면적이 65% 감소 가능함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.749-752
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• 2001

최근 이동 통신 시스템에서 간섭 및 채널 왜곡, 잡음 둥에 의한 시스템의 성능 저하를 막고 통신 성능의 향상 및 시스템 용량 증가를 위해 사용자의 이동 상황에 파라 빔 추적 기능을 갖고 있는 스마트 안테나의 연구가 이루어져 왔다. 이에 본 논문에서는 실시간 처리를 위한 QR-RLS 기반 스마트 안테나 알고리즘을 설계하고, 이를 CPLD로 구현하였다. 구현된 알고리즘의 구조는 적응 필터링에 적합한 Systolic array 형태로 구성되어졌다. 연구된 방법은 컴퓨터 시뮬레이션과 아울러 Alters사의 Max+plus II를 사용하여 CPLD로 구현하였다.

• 전자공학회논문지B
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• 제31B권12호
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• pp.27-34
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• 1994

Block matching motion estimation is the most widely used method for motion compensated coding of image sequences. Based on a two dimensional systolic array, VLSI architecture and implementation of the full search block matching algorithm are described in this paper. The proposed architecture improves conventional array architecture by designing efficient processing elements that can control the data prodeuced by efficient search window division method. The advantages are that 1) it allows serial input to reduce pin counts for efficient composition of local memories but performs parallel processing. 2) It is flexible and can adjust to dimensional changes of search windows with simple control logic. 3) It has no idel time during the operation. 4) It can operate in real/time for low and main level in MPEG-2 standard. 5) It has modular and regular structure and thus is sutiable for VLSI implementation.

• 정보처리학회논문지A
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• 제15A권3호
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• pp.161-166
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• 2008

본 논문에서는 유한체 GF($2^m$)상의 다항식 기저를 이용한 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 MSD(Most Significant Digit) 우선 곱셈 알고리즘에 기반하며, 연속적인 입력 데이터에 대해 "m/D" 클럭 사이클마다 곱셈 결과를 출력한다. 여기서 D는 선택된 디지트 크기이다. 기존에 제안된 구조들은 선형의존성 때문에 디지트 크기 D가 증가하면 최대 처리기 지연시간 역시 선형으로 증가하지만 제안된 곱셈기는 이진트리 형태의 내부 구조를 가지기 때문에 D에 대해 로그단위로 증가한다. 따라서 제안된 구조는 기존에 제안된 디지트 시리얼 시스톨릭 곱셈기에 비해 계산지연시간을 상당히 감소시킨다. 뿐만 아니라 제안된 곱셈기는 높은 규칙성, 모듈성, 단방향 신호 흐름의 특성을 가지기 때문에 VLSI 구현에 매우 적합하다.