• KEPCO Journal on Electric Power and Energy
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• 제8권2호
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• pp.159-179
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• 2022

Often a network becomes complex, and multiple entities would get in charge of managing part of the whole network. An example is a utility grid. While the entire grid would go under a single utility company's responsibility, the network is often split into multiple subsections. Subsequently, each subsection would be given as the responsibility area to the corresponding sub-organization in the utility company. The issue of how to make subsystems of adequate size and minimum number of interconnections between subsystems becomes more critical, especially in real-time simulations. Because the computation capability limit of a single computation unit, regardless of whether it is a high-speed conventional CPU core or an FPGA computational engine, it comes with a maximum limit that can be completed within a given amount of execution time. The issue becomes worsened in real time simulation, in which the computation needs to be in precise synchronization with the real-world clock. When the subject of the computation allows for a longer execution time, i.e., a larger time step size, a larger portion of the network can be put on a computation unit. This translates into a larger margin of the difference between the worst and the best. In other words, even though the worst (or the largest) computational burden is orders of magnitude larger than the best (or the smallest) computational burden, all the necessary computation can still be completed within the given amount of time. However, the requirement of real-time makes the margin much smaller. In other words, the difference between the worst and the best should be as small as possible in order to ensure the even distribution of the computational load. Besides, data exchange/communication is essential in parallel computation, affecting the overall performance. However, the exchange of data takes time. Therefore, the corresponding consideration needs to be with the computational load distribution among multiple calculation units. If it turns out in a satisfactory way, such distribution will raise the possibility of completing the necessary computation in a given amount of time, which might come down in the level of microsecond order. This paper presents an effective way to split a given electrical network, according to multiple criteria, for the purpose of distributing the entire computational load into a set of even (or close to even) sized computational loads. Based on the proposed system splitting method, heavy computation burdens of large-scale electrical networks can be distributed to multiple calculation units, such as an RTDS real time simulator, achieving either more efficient usage of the calculation units, a reduction of the necessary size of the simulation time step, or both.

• 대한교통학회지
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• 제34권1호
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• pp.68-80
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• 2016

본 연구는 다양한 교통상황에서의 오르막차로의 안전성 측면을 고려하여 운영기준 수립 및 운영 알고리즘을 개발하고자 하였다. 교통량과 중차량 비율에 따른 시나리오를 설정하고, 미시적 교통류 시뮬레이션으로 구현하여 분석을 수행하였으며, 오르막차로 개폐여부에 따른 안전성을 평가하였다. 안전성을 평가하기 위하여 교통상충건수와 상충심각도를 평가지표(SSM:Surrogate Safety Measure)로 사용하였다. 분석결과, 서비스 수준이 낮고 중차량 비율이 증가할수록 교통상충건수가 증가하였으며, 서비스수준이 높고 중차량 비율이 증가할수록 상충 심각도가 높아짐을 보였다. 이를 바탕으로 교통 안전성 측면을 고려한 오르막차로 개 폐 기준 및 탄력적 운영을 위한 알고리즘을 제시하였다. 본 연구결과를 활용할 경우, 기존의 운영효율성 측면과 안전성측면 동시에 고려할 수 있는 효율적인 오르막차로 운영이 가능할 것이며, 교통사고 감소 효과도 기대할 수 있을 것이다. 또한 갓길차로, 공사구간관리 등 LCS 운영시 안전성 측면을 고려한 전략적 운영을 지원할 수 있을 것이다.

• 대한교통학회지
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• 제25권6호
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• pp.185-196
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• 2007

본 연구의 목적은 네트워크에 과포화가 발생했을 경우 차량들이 경험하는 총지체를 최소화시키기 위하여 내부미터링을 이용한 신호제어 알고리즘을 개발하는 것이다. 본 연구에서는 네트워크의 총지체를 계산하기 위하여 네트워크 상에 차량의 진입 및 진출을 검지할 수 있는 검지 시스템을 설치하였고 차량군 분산 모형을 이용하여 링크상에서 차량의 흐름을 추적하였다. 이어서 차량추적을 통하여 네트워크에서 모든 링크의 대기행렬 길이를 계산하였고 이를 이용하여 전체 네트워크의 정지지체를 구하고, 시공도를 이용하여 정지지체를 접근지체로 변환하였다. 계산된 지체를 기반으로 계산된 지체를 최소화 할 수 있는 내부미터링수준을 도출하는 알고리즘에 대하여 제안하였다. 본 연구에서 제시한 알고리즘의 효과성을 입증하기 위하여 미시적 모의실험 도구인 VISSIM을 이용한 모의실험을 실시하였다. 그 결과 본 연구에서 제시한 알고리즘을 가상 네트워크에 적용할 경우 차량들이 경험하는 평균지체는 82.3초/대로써 COSMOS 방식의 89.9초/대나 TOD 방식의 99.1초/대보다 낮은 값이 도출되었다. 이것은 본 연구에서 제시한 알고리즘이 과포화 네트워크의 신호제어에 효과적이라는 것을 나타내준다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• Radiation Oncology Journal
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• 제17권2호
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• pp.172-178
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• 1999

목적 : 국내 방사선치료에 대한 전국현황의 통계를 1997년을 중심으로 한 병원 별 진료 장비, 인력 현황을 조사하고 그에 대한 연간 신환자수의 분포를 검토하여 그 결과를 선진국의 예와 비교함으로써 현재의 국내 방사선치료의 진료 수준을 분석하고자 하였다. 대상 및 방법 : 1998년에 치료방사선과가 있는 전국의 42개 병원을 대상으로 설문조사를 통해 자료를 수집하였다. 통계자료는 1997년 1월부터 12월까지 총 1년으로 하였고 통계처리는 마이크로소프트사의 Excel 프로그램을 이용하였다. 결과 : 1997년에 국내에서 42개의 병원이 71대의 외부 방사선치료장치, 100명의 치료방사선과 전문의, 26명의 의학 물리학자, 205명의 방사선사가 있었고 연간 19,773명의 신환을 치료하였다. 전국 42개 병원의 89$\%$,는 최소한 6 MeV 이상의 선형가속기를 보유하였고 95$\%$는 모의 조사장치를 소유한 반면 $5\%$는 모의 조사장치를 가지고 있지 않았다. 컴퓨터 치료계획을 할 수 있는 장비를 소유한 병원은 $91\%$였고, $83\%$는 정도관리 지침서를 가지고 있다고 응답하였다. 병원별 치료방사선과 의사가 단지 1명인 병원이 36%이었으며 의학 물리학자가 없는 곳이 38$\%$였다. 한 병원당년간 환자수 분포의 중앙값은 348명, 기계당 환자수의 중앙값은 263명, 방사선종양학과 전문의당 환자수의 중앙값은 171명, 방사선사당 환자수의 중앙값은 81명, 기계당 방사선사의 중앙값은 3명이다. 결론 : 국내의 치료방사선과를 보유한 병원의 수, 방사선치료를 받는 환자수 및 치료장비수는 일본 및 미국과 비교하여 인구비례로 계산해 볼때 매우 적은 편이다. 치료장비면에서는 선형가속기, 모의 조사장치, 컴퓨터 치료계획 시스템의 수준이 미국과 비교하여 크게 차이가 없었다. 의사, 방사선사에 대한 환자수의 부하(loading)는 미국과 비교하여 큰 차이는 없었다. 그러나 인력면에서 의학물리학자가 없는 병원의 수가 상당히 많은 관계로 이의 보완을 위해서 미국과 같은 part time 제도의 운영도 해 볼 수 있을 것이다.

• 한국정보과학회논문지:정보통신
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• 제29권3호
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• pp.286-298
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• 2002

분산 컴퓨팅 환경에서 프로세스 사이의 상호 협력을 위한 통신으로 인격 프로시져 호출이 전통적으로 사용되고 있다. 분산 응용이 더욱 복잡해짐에 따라 최근 이동 에이전트 패러다임이 등장하였다. 이처럼 다양한 상호 협력을 위한 통신 패러다임이 등장함에 따라 각 패러다임의 성능에 대한 평가와 비교 연구가 이루어지고 있다. 그러나 기존의 연구에서 성능 평가를 위해 사용한 성능 모델들은 보안 서비스를 위한 평가 요소를 고려하고 있지 않기 때문에 실제 분산 환경을 제대로 반영하지 못한다. 분산 환경은 개방되어 있으므로 정보의 노출이나 도청과 같은 공격에 있어서 상당히 취약하다. 이러한 분산 환경에서 안전하게 작업을 수행하기 위해서는 여러 가지 공격으로부터 응용 프로그램이나 정보를 보호하기 위한 보안 서비스가 고려되어야 한다. 본 논문에서는 상호 협력을 위한 통신 패러다임 중 인격 프로시져 호출과 이동 에이전트의 성능을 평가하고 비교한다. 분산 응용 프로그램을 안전하게 수행하기 위해 고려해야 하는 보안 서비스에 관하여 알아보고, 이러한 보안 서비스를 적용한 새로운 성능 모델을 제시한다. N개의 데이타베이스 서버에서 사용자가 필요한 정보를 검색하는 작업을 Petri Net으로 모델링하고, 각 파라미터에 수치 값을 할당해서 수행속도를 측정하여 두 패러다임의 성능을 비교한다. 본 논문에서 안전한 통신을 위하여 보안 서비스를 적용한 두 성능 모델의 비교 결과는 다음과 같다. 원격 프로시져 호출은 연산 비용이 높은 암호화 메커니즘을 포함하는 통신 횟수와 통신량이 많기 때문에 실행 시간이 급격하게 증가하지만, 이동 에이전트 패러다임은 통신 횟수와 통신량을 줄인 수 있으므로 실행시간이 완만하게 증가하는 것을 살펴볼 수 있다.멀티미디어 제작환경을 구축하는 것이 디지털 방송 시대의 방송 사업자에게 가장 중요한 과제중의 하나가 되었다. 멀티미디어 제작환경을 구축함으로써 영상, 음성 및 다양한 부가 데이터를 포함하는 멀티미디어 프로그램을 편리하게 제작할 수 있으며, 데이터베이스로부터 필요한 영상 이미지를 자유롭게 합성, 조작하는 등, 매우 다양하고 편리한 제작기법을 활용할 수 있다. 또한 멀티미디어를 응용한 제작 분야로서 컴퓨터 그래픽스 기술은 방송의 사전제작에 커다란 기여를 하고 있으며, 이미 선거방송을 비롯한 여러가지 프로그램은 가상스튜디오와 가상캐릭터 기술을 활용하여 제작하고 있다. 방송사업자는 이러한 멀티미디어 제작시스템을 근간으로 영상검색, 영상 합성, 스크립트 편집, 가상현실 응용 등 고도의 제작 기법을 활용함으로써 사용자 친화성, 다이나믹한 표현, 실시간, 대화성을 특징으로 하는 다양한 멀티미디어 서비스를 시청자에게 제공할 수 있을 것이다.is. Using the results, we can identify dominant overestimation sources that should be analyzed more accurately to get tighter WCET estimations. To make our method independent of any existing analysis techniques, we use simulation based methodology. We have implemented a MIPS R3000 simulator equipped with several switches, each of which determines the accuracy level of the timing analysis