• 정보보호학회논문지
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• 제14권4호
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• pp.123-134
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• 2004

본 논문에서는 RC4 스트림 암호 알고리즘을 구현하는 고속 연산 구조를 제안하고, FPGA 구현 결과를 제시하였다. 기존 방식이 긴 초기화 동작이 필요하거나, S-배열 초기화 대기 시간을 제거하기 위해 S-배열을 2개 혹은 3개를 사용하는 구조를 갖는데 비해, 제안한 RC4 스트림 암호 연산 구조는 256-비트 valid-비트 엔트리 방식을 사용하여, S-배열 초기화 동작을 제거하였다. 그리고 RC4 알고리즘을 다양한 응용 분야에 사용될 수 있도록 효율적인 모듈라 연산 하드웨어를 사용하여 40 비트와 128 비트 키를 지원하도록 하였다. 제안한 RC4 스트림 암호 연산 구조를 Xilinx XCV1000E-6H240C FPGA로 구현하였다. 설계된 RC4 프로세서는 40MHz에서 106Mbps의 암호 비트 생성율의 성능을 갖고 있으며 WEP 프로세서와 RC4 키 검색 엔진에 적용 가능하다.

• 한국농공학회지
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• 제39권1호
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• pp.64-74
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• 1997

A CELTHYM(CEll-based Long-term HYdrologic Model), a pre-processor and a post-processor that can be integrated with geographic information system(GIS) were developed to predict the stream flow from the small agricultural watershed on the daily basis. The CELTHYM calculates the direct runoff from a grid using SCS curve number method and then sum up all of cells with respect to a sub-catchment area belonged to a stream grid and integrated to an outlet. Base flow of a watershed outlet was computed by integrating of the base flow of each stream grid that was averaged the sub-catchment deep-percolation and calculated with the release rate. Two kind of water budget equation were used to compute the water balance in a grid that was classified into not paddy field and paddy field. One of the two equation is a soil water balance equation to account the soil moisture of the upland, forest and excluding paddy field grid. The other is a paddy water balance equation for the paddy field, calculating the ponding depth, the effective rainfall, the deep percolation and the evapotranspiration.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.515-518
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• 1998

This paper describes a direct transfer method of multimedia data stream between multimedia processor and network device without using system memory. The hardware architecture and functions for direct transfer, the method to transfer multimedia data to and from the multimedia processor and etc are described. Comparing the proposed method with general methods, I show that the direct transfer method can decrease number of bus accesses and bus cycles.

• 한국음향학회지
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• 제24권4호
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• pp.186-193
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• 2005

지상파 디지털멀티미디어방송 (Terrestrial Digital Multimedia Broadcasting, T-DMB)은 7인치 화면에서 VCD급의 고화질 비디오와 CD급의 고품질 오디오를 이동수신 환경에서 제공하는 기술로서, 2005년도 중반부터 상용 서비스가 시작될 예정이다. 그러나, T-DMB 규격에서는 가용 대역폭의 제한으로 인하여 오디오 신호를 위한 대역폭이 128kbps로 제한되어 있으며, 모노와 스테레오 채널 서비스만이 가능하도록 하고 있다. 본 논문은 기존의 T-DMB 수신기과 역호환성 (Backward Compatibility)을 유지하면서 멀티채널 오디오 콘텐츠를 제공할 수 있는 미디어처리기와 재생기 구조를 제안한다. 또한, T-DMB수신기의 다양한 스피커 환경에서도 최적의 오디오 콘텐츠를 제공할 수 있도록, 멀티채널 오디오 콘텐츠를 재생환경에 맞게 적응시킬 수 있는 수신기 구조를 제안한다. 기존의 T-DMB 수신기와 호환성을 유지하면서 멀티채널 오디오 콘텐츠를 제공하기 위하여 멀티채널 오디오를 위한 부가데이터를 메인 오디오 스트림의 종속 스트림으로 정의하였으며, 기존 T-DMB 시스템의 BIFS (Binary Format for Scene)를 수정하지 않고 부가되는 오디오 객체를 제어할 수 있는 OD (Object Descriptor) 구조를 제안한다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.53-58
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• 2008

본 논문은 네트워크 프로세서의 패킷 처리 능력 향상을 위한 새로운 명령어 세트를 제한한다. 제안하는 명령어는 패킷 헤더의 결합 연산을 가속화 할 수 있으므로 보다 효율적인 패킷 처리를 수행할 수 있다. 또한 overlay 명령어 처리를 위한 전용 하드웨어 구조를 설계하여 추가 하드웨어로 인한 비용을 최소화 하였다. 이를 위해 LISA 언어를 이용하여 네트워크 프로세서 기본 아키텍처를 설계하고 overlay 블록을 배럴 시프터를 기반으로 최적화 하였다. 이를 합성하여 면적 및 동작 지연시간을 비교하였으며, 컴파일러의 CKF(Compiler Known Function)를 이용하여 C레벨의 매크로 함수에 할당하고 어플리케이션 프로그램에 대한 실행 사이클 및 실행 시간을 비교하여 성능 향상을 확인하였다. Coware사의 processor designer, compiler designer를 이용하여 실험하였으며 Synopsys의 TSMC $0.25{\mu}m$로 합성한 결과 20.7%의 동작 지연시간 감소를 보였고, 전체 실행 사이클에선 제안하는 명령어 세트에 의해 30.8%의 성능 향상을 보였다.

• Journal of information and communication convergence engineering
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• 제7권4호
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• pp.516-520
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• 2009

RSA crypto-processors equipped with more than 1024 bits of key space handle the entire key stream in units of blocks. The RSA processor which will be the target design in this paper defines the length of the basic word as 128 bits, and uses an 256-bits register as the accumulator. For efficient execution of 128-bit multiplication, 32b*32b multiplier was designed and adopted and the results are stored in 8 separate 128-bit registers according to the status flag. In this paper, an efficient method to execute 128-bit MAC (multiplication and accumulation) operation is proposed. The suggested method pre-analyzed the all possible cases so that the MAC unit can remove unnecessary calculations to speed up the execution. The proposed architecture prototype of the MAC unit was automatically synthesized, and successfully operated at 20MHz, which will be the operation frequency in the RSA processor.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.204-208
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• 2004

Embedded business will be expanded market more and more since customers seek more wearable and ubiquitous systems. Cellular telephones, PDAs, notebooks and portable multimedia devices could bring higher microprocessor revenues and more rewarding improvements in performance and functions. Increasing battery capacity is still creeping along the roadmap. Until a small practical fuel cell becomes available, microprocessor developers must come up with power-reduction methods. According to MPR 2003, the instruction and data caches of ARM920T processor consume $44\%$ of total processor power. The rest of it is split into the power consumptions of the integer core, memory management units, bus interface unit and other essential CPU circuitry. And the relationships among CPU, peripherals and caches may change in the future. The processor working on higher operating frequency will exact larger cache RAM and consume more energy. In this paper, we propose advanced low power trace cache which caches traces of the dynamic instruction stream, and reduces cache access times. And we evaluate the performance of the trace cache and estimate the power of the trace cache, which is compared with conventional cache.

• 한국정보처리학회논문지
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• 제4권8호
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• pp.1921-1929
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• 1997

본 논문은 멀티미디어 데이타 스트림이 시스템 메모리를 거치지 않고 멀티미디어 데이타 처리기와 통신망 접속기 간에 직접 전달될 수 있는 방법에 대한 연구이다. 멀티미디어 플랫폼에서 통신망 접속기와 멀티미디어 데이타 처리기 간에 추가적인 데이타 전송로 도입이 없이 기존의 단일 데이타 전송로를 통한 양자간의 직접 데이타 전달방법을 제안한다. 그리고 직접전달을 위해 필요한 하드웨어적 구조와 기능을 정의하고, 멀티미디어 데이타가 상호간 전송/반입되는 과정을 제어 흐름도로 기술한다. 제안된 방법과 기존의 일반적인 방법과의 비교 검토를 위해, 직접전달 방법이 시스템 버스의 사용 회수와 사이클을 줄일 수 있음을 보인다.

• 한국정보과학회논문지:데이타베이스
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• 제33권2호
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• pp.163-174
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• 2006

분산 센서 네트워크에서 대용량 스트림 데이타를 제한된 네트워크, 전력, 프로세서를 이용하여 모든 센서 데이타를 전송하고 분석하는 것은 어렵고 바람직하지 않다. 그러므로 연속적으로 입력되는 데이타를 사전에 분류하여 특성에 따라 선택적으로 데이타를 처리하는 데이타 분류 기법이 요구된다. 이 논문에서는 다차원 센서에서 주기적으로 수집되는 스트림 데이타를 슬라이딩 윈도우 단위로 데이타를 분류하는 기법을 제안한다. 제안된 기법은 전처리 단계와 분류단계로 구성된다. 전처리 단계는 다변량 스트림 데이타를 포함한 각 슬라이딩 윈도우 입력에 대해 데이타의 변화 특성에 따라 문자 기호를 이용하여 다양한 이산적 문자열 데이타 집합으로 변환한다. 분류단계는 각 윈도우마다 생성된 이산적 문자열 데이타를 분류하기 위해 표준 문서 분류 알고리즘을 이용하였다. 실험을 위해 우리는 Supervised 학습(베이지안 분류기, SVM)과 Unsupervised 학습(Jaccard, TFIDF, Jaro, Jaro Winkler) 알고리즘을 비교하고 평가하였다. 실험결과 SVM과 TFIDF 기법이 우수한 결과를 보였으며, 특히 속성간의 상관 정도와 인접한 각 문자 기호를 연결한 n-gram방식을 함께 고려하였을 때 높은 정확도를 보였다.

• 전자공학회논문지A
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• 제33A권10호
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• pp.186-194
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• 1996

The SliM (sliding memory plane) array processor has been proposed to alleviate disadvantages of existing mesh-connected SIMD(single instruction stream- multiple data streams) array processors, such as the inter-PE(processing element) communication overhead, the data I/O overhead and complicated interconnections. This paper presents the deisgn and implementation of SliM image processor ASIC (application specific integrated circuit) chip consisting of mesh connected 5 X 5 PE. The PE architecture implemented here is quite different from the originally proposed PE. We have performed the front-end design, such as VHDL (VHSIC hardware description language)modeling, logic synthesis and simulation, and have doen the back-end design procedure. The SliM ASIC chip used the VTI 0.8$\mu$m standard cell library (v8r4.4) has 55,255 gates and twenty-five 128 X 9 bit SRAM modules. The chip has the 326.71 X 313.24mil$^{2}$ die size and is packed using the 144 pin MQFP. The chip operates perfectly at 25 MHz and gives 625 MIPS. For performance evaluation, we developed parallel algorithms and the performance results showed improvement compared with existing image processors.