• 재무관리연구
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• 제25권2호
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• pp.33-68
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• 2008

본 연구에서는 전통적 자본구조 이론인 정태적 상충이론과 자본조달순위이론 뿐만 아니라 최근 새로 등장하고 있는 시장적시성이론의 타당성과 거시 경제변수가 자본구조에 미치는 영향을 종합적인 틀에서 분석하였다. 목표자본구조 결정과 자본조달 선택의 2단계 분석 결과, 자본구조의 특정이론이 일관성 있게 지지되기보다는 각 이론이 부분적으로 지지되는 결과가 나타났다. 1단계 목표자본구조 식의 추정에 있어서 기업 특성변수의 계수는 전반적으로 정태적 상충이론보다는 자본조달순위이론을 지지하였으나 2단계의 자본조달 선택요인의 분석에서는 정태적 상충이론에서 주장하듯 기업이 목표자본구조를 설정하고 이를 추구하는 경향이 있는 것으로 분석되었다. 또한, 자금이 부족한 기업일수록 회사채보다는 오히려 주식을 발행하는 경향이 강한 것으로 나타나 단순한 형태의 자본조달순위이론의 예측과는 부합하지 않았다. 그러나 주가가 상대적으로 고평가된 기업일수록 회사채보다 주식을 발행할 가능성이 높게 나타나 시장적시성이론이 지지되는 결과를 보였다. 한편 본 연구에서는 Korajczyk and Levy(2003)와 달리 기간 스프레드와 신용 스프레드 등 거시경제 변수가 자본구조 결정에 미치는 영향은 미미하였고, 재무적 제약이 있는 기업보다 재무적 제약이 없는 기업이 자본조달 시기를 조절할 수 있기 때문에 거시경제 변수나 시장 적시성 변수의 영향이 더 클 것이라는 그들의 주장을 지지하는 직접적 증거도 발견되지 않았다.

• Journal of Computing Science and Engineering
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• 제3권4호
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• pp.195-215
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• 2009

Worst-case execution time (WCET) analysis is critical for hard real-time systems to ensure that different tasks can meet their respective deadlines. While significant progress has been made for WCET analysis of instruction caches, the data cache timing analysis, especially for set-associative data caches, is rather limited. This paper proposes an approach to safely and tightly bounding data cache performance by computing the worst-case stack distance of data cache accesses. Our approach can not only be applied to direct-mapped caches, but also be used for set-associative or even fully-associative caches without increasing the complexity of analysis. Moreover, the proposed approach can statically categorize worst-case data cache misses into cold, conflict, and capacity misses, which can provide useful insights for designers to enhance the worst-case data cache performance. Our evaluation shows that the proposed data cache timing analysis technique can safely and accurately estimate the worst-case data cache performance, and the overestimation as compared to the observed worst-case data cache misses is within 1% on average.

• Journal of Computing Science and Engineering
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• 제4권2호
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• pp.128-152
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• 2010

With the advance of computer and communication technologies, wireless sensor networks (WSNs) are increasingly used in many aspects of our daily life. However, since the battery lifetime of WSN nodes is restricted, the WSN lifetime is also limited. Therefore, it is crucial to determine this limited lifetime in advance for preventing service interruptions in critical applications. This paper proposes a feasible static analysis approach to estimating the worstcase lifetime of a WSN. Assuming known routes with a given sensor network topology and SMAC as the underlying MAC protocol, we statically estimate the lifetime of each sensor node with a fixed initial energy budget. These estimations are then compared with the results obtained through simulation which run with the same energy budget on each node. Experimental results of our research on TinyOS applications indicate that our approach can safely and accurately estimate worst-case lifetime of the WSN. To the best of our knowledge, our work is the first one to estimate the worst-case lifetime of WSNs through a static analysis method.

• 한국정보과학회논문지:시스템및이론
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• 제26권11호
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• pp.1333-1343
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• 1999

경성 실시간 시스템의 태스크들은 논리적으로 올바른 결과를 산출해야 하지만 또한 각자의 시간 제한 조건을 만족하여야 한다. 간격제한 스케줄링은 시간 제한 조건이 시간 간격 제한으로 주어지는 실시간 태스크들을 스케줄하기 위하여 도입되었다. 간격제한 스케줄링에서의 각 태스크들은 시간 간격 제한 조건을 갖는데, 이것은 태스크의 두 연속적인 수행의 종료시간에 대해 제한을 가한다. 다시 말해, 간격제한 스케줄링에서의 각 태스크 수행은 그 태스크의 직전 수행 완료 시간으로부터 발생하는 데드라인을 갖는다. 간격제한 태스크 스케줄링에 관한 많은 연구는 단순화 방법에 기초하고 있다. 그러나, 우리는 이 논문에서 단순화 방법을 사용하지 않고, 정적 우선순위 및 정적 분리 제한 정책을 채용한 새로운 간격제한 태스크 스케줄링 방법을 제안한다. 제안된 정적 할당 방법은 스케줄링 분석 및 구현을 매우 간단히 할 수 있으며, 또한 스케줄러의 실행시간 오버헤드를 줄일 수 있다.Abstract Tasks in hard real-time systems must not only be logically correct but also meet their timing constraints. The distance-constrained scheduling has been introduced to schedule real-time tasks whose timing constraints are characterized by temporal distance constraints. Each task in the distance-constrained scheduling has a temporal distance constraint which imposes restriction on the finishing times of two consecutive executions of the task. Thus, each execution of a task in the distance-constrained scheduling has a deadline relative to the finishing time of the previous execution of the task.Much work on the distance-constrained task scheduling has been based on the reduction technique. In this paper, we propose a new scheme for the distance-constrained task scheduling which does not use the reduction technique but adopts static priority and static separation constraint assignment policy. We show that our static assignment approach can simplify the scheduling analysis and its implementation, and can also reduce the run-time overhead of the scheduler.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.11-22
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• 2016

Clock skew scheduling is one of the essential steps to be carefully performed during the design process. This work addresses the clock skew optimization problem integrated with the consideration of the inter-dependent relation between the setup and hold times, and clock to-Q delay of flip-flops, so that the time margin is more accurately and reliably set aside over that of the previous methods, which have never taken the integrated problem into account. Precisely, based on an accurate flexible model of setup time, hold time, and clock-to-Q delay, we propose a stepwise clock skew scheduling technique in which at each iteration, the worst slack of setup and hold times is systematically and incrementally relaxed to maximally extend the time margin. The effectiveness of the proposed method is shown through experiments with benchmark circuits, demonstrating that our method relaxes the worst slack of circuits, so that the clock period ($T_{clk}$) is shortened by 4.2% on average, namely the clock speed is improved from 369 MHz~2.23 GHz to 385 MHz~2.33 GHz with no time violation. In addition, it reduces the total numbers of setup and hold time violations by 27.7%, 9.5%, and 6.7% when the clock periods are set to 95%, 90%, and 85% of the value of Tclk, respectively.

• 정보처리학회논문지D
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• 제13D권3호
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• pp.399-404
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• 2006

실시간 시스템은 소형 임베디드 시스템부터 대형 분산 시스템까지 다양한 시스템에서 사용되고 있다. 이러한 실시간 시스템은 시간적 정확성을 갖기 때문에 프로그램을 개발할 때 시간적 특성을 지키기 위한 노력이 필요하다. 실시간 시스템에 대한 연구 결과로서 제안된 TMO 모델은 실시간 개념에 따른 다양한 시간 처리 기능을 지원하고, 개발자가 정의한 응답시간을 보장한다. 따라서 개발자는 응답시간을 정의하고, 그 정확성을 확인하기 위한 기준점이 필요하다. 이를 위해 TMO 정적 분석 도구의 기반 구조로서 개선된 PS-Block을 설계하였다. 기존의 PS-Block은 블록을 중복 생성하는 구성 정책으로 부하가 생기는 문제점이 발생한다. 이에 본 논문에서는 블록의 중복으로 인한 부하문제를 개선하고, 탐색을 위한 베이스 클래스를 정의하여 PS-Block Timing Model을 구현하였다. 개선된 PS-Block 구조를 사용한 PS-Block Timing Model은 프로그램을 PS-Block 구성 정책에 따라 실행시간을 분석할 수 있는 기반을 제공하고 시간 정보 결정의 기준을 제공한다. 이를 통해 실시간 메소드의 적시성을 쉽게 확인하여 신뢰성을 향상시키고, 개발 기간을 단축할 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제28권11호
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• pp.561-572
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• 2001

CMOS 회로의 전력 소모는 공급 전압의 제곱에 비례하기 때문에 공급 전압을 낮추는 것이 전력 소모를 줄이는 데 매우 효과적이다. 본 논문에서는 저전력 경성 실시간 응용프로그램을 위한 태스크내 전압 스케줄링 알고리즘을 제안한다. 정적 시간 분석 기법을 바탕으로 제안된 이 알고리즘은 각각의 태스크 내부에서 프로세서의 공급 전압을 조정한다. 제안된 알고리즘에 의해 전압 스케줄링된 프로그램은 모든 유휴 시간을 완전히 이용함으로써 항상 프로그램의 수행을 마감 시간에 근접하여 끝나도록 하여 많은 전력 감소 효과를 얻을 수 있다. 제안된 알고리즘의 효과를 검증하기 위해 일반적인 프로그램을 동적 전압을 사용하는 같은 기능의 프로그램으로 자동으로 변환하는 소프트웨어 도구도 개발되었다. 실험 결과, 자동화 소프트웨어 도구에 의해 변환된 MPEG-4 부호기와 복호기의 저전력 버전이 전원 차단 기능을 가진 고정 전압 시스템에서 실행된 원래 프로그램에 비하여 전력 소모가 7~25%에 불과함을 알 수 있었다.

• Journal of Positioning, Navigation, and Timing
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• 제1권1호
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• pp.1-6
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• 2012

For a Global Positioning System (GPS) receiver, it is known that a Vector Delay Locked Loop (DLL) in which the code signals of each satellite are tracked in parallel by using navigation results shows better performance in the aspect of the tracking accuracy and the robustness than that of a Scalar DLL. However, the quantitative analysis and the logical grounds for that performance enhancement of the Vector DLL are not sufficient. This paper, therefore, proposes the structure of the GPS receiver with the Vector DLL and analyzes the performance of it. The tracking and the positioning accuracy of the Vector DLL are theoretically analyzed and confirmed by simulation results. From the simulation results, it can be seen that the tracking and positioning accuracy has been improved about 30% in case that the receiver is static and the positioning is conducted for every Pre-detection Integration Time (PIT) while C/N0 is 45 dB-Hz.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.35-43
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• 2006

이 논문에서는 공정 변이의 고려를 위한 통계적 시간 분석(statistical timing analysis)에서 전력감소를 고려한 회로의 최적화를 위해 글리치 및 지연시간의 확률적 모델 및 연산을 이용하여 각 경로 및 경로상의 게이트의 민감도(sensitivity)를 계산하고 이를 이용한 사이징(sizing)을 통해 회로의 지연시간의 증가 없이 글리치를 감소하는 방법을 제시한다. 제안된 알고리즘은 통계적 시간 분석에 근거한 회로의 전후방 탐색을 이용하여 공정 변수를 고려한 확률적 글리치 발생률을 예측한다. 또한 글리치 발생률을 고려한 게이트의 선택 및 사이징 가능한 지연시간의 최적화된 계산을 통해 효율적인 게이트 사이징 기법과 글리치 감소를 위한 경로균등화 방법을 제시한다. 제안된 알고리즘의 효율성은 $0.16{\mu}m$ 모델 파라미터를 이용하여 ISCAS85 벤치마크 회로에 대한 실험을 통해 검증되었다. 실험 결과를 통해 제안된 알고리즘은 글리치 예측에 있어 8.6%의 정확도의 개선을 보였고, 경로균등화에 의한 최적화에 있어 9.5%의 개선을 보였다.

• 전자공학회논문지
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• 제54권7호
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• pp.21-28
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• 2017

FPGA 배치 툴 연구는 학계에서도 단순한 가상 아키텍처 모델 가정에서 벗어나 상용 툴처럼 캐리체인이나 광폭함수 멀티플렉서, 메모리/승산기 블록 등의 성능 및 밀도를 향상시키는 소자들을 포함하는 현실적인 모델을 적용하기 시작하였다. 이 때 발생하는 실제적 이슈들을 다룬 사전 패킹, 다층 밀도 분석 등의 기법이 초기 분석적 배치 (Analytic Placement)에 적용되어 밀도를 분산시키면서 배선 길이를 효과적으로 최소화한 연구가 앞서 발표된 바 있다. 더 나아가 궁극적으로는 타이밍을 최적화해야하기 때문에 많은 연구에서는 타이밍 제약 조건을 만족시키기 위한 기법들이 제시되고 있다. 그러나 초기 배치 후 진행되는 배치 적법화 및 배치 개선에서 주로 적용될 뿐 분석적 배치에서 이러한 타이밍 기법을 적용한 사례는 거의 없다. 본 논문에서는 사전 패킹 및 다층 밀도 분석 등의 기법이 구현된 기존 분석적 배치에 타이밍 제약 조건 위반을 검출하고 이를 최소화하는 기법을 결합하는 방안을 소개한다. 먼저 정적 타이밍 검증기를 집적하여 배선 길이가 최소화된 기존 배치 결과의 타이밍을 검사해 보았으며 위반을 감소시키기 위해 신호 도착 시간 (Arrival Time)을 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 이 때 각 클록마다 주기가 다를 수 있기 때문에 각 클록별로 함수를 따로 계산해 합산하는 방안이 제안되었다. 또한, 위반이 없는 클록 도메인의 신호 경로들도 불필요하게 단축될 수 있기 때문에 음수 슬랙 (Negative Slack)을 계산하여 이를 최소화하는 함수를 추가로 제안하여 비교하였다. 영역 분할 기법 (Partitioning)을 기반으로 배선 길이를 최소화하는 기존 배치 적법화를 그대로 사용한 후 타이밍 검증을 통해 초기 분석적 배치 단계에서 타이밍 개선 효과를 분석하였다. 배치 적법화 시 추가적인 타이밍 최적화 기법이 사용되지 않았기 때문에 타이밍 개선이 있다면 이것은 전적으로 분석적 배치의 목적 함수개선에 의한 효과이다. 12개 실용예제에 대해 실험한 결과, 목적 함수에 도착 시간 함수가 적용되었을 때 그렇지 않았을 때보다 최악 음수 슬랙 (Worst Negative Slack)이 평균 약 15% 정도 감소되었으며 음수 슬랙 함수가 적용되었을 때 이보다 약 6%정도 추가로 더 감소됨을 확인하였다.