• 전자공학회논문지D
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• 제36D권8호
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• pp.54-61
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• 1999

본 논문은 밀리미터파를 사용하는 광대역 무선 접속용 마이크로 셀룰라 시스템에 적용할 수 있는 새로운 광링크 구조를 제시하고 분석한다. 제안된 링크 구조는 EOM(electro optic modulator)의 비선형성에 의해 발생하는 고조파 성분을 광믹성(photonic mixing)에 이용해 링크로 입격되는 전기 신호를 주파수 천이시켜 BS(base station)에서의 전기적 믹싱을 불필요하게 하며 또한 CS(central station)로부터 공급된 밀리미터파 광 캐리어를 사용하므로써 BS에 능동 광원(optical source)이 없도록 하여 BS의 구조를 간단히 한다. 제시된 링크 구조에 대한 하향링크(downlink) CNR(carrier to noise ratio), IM3/C(third order intermoulation to carrier ratio) 및 상향링크(uplink) SFDR(spurious free dynamic range)에 대한 분석 및 상용소자의 파라메타값을 이용한 시뮬레이션을 통하여 제시된 링크 구조가 현재의 마이크로 셀룰라 시스템 요구조건을 만족시킬 수 있음을 보인다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.129-140
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• 2017

In this paper, a $4{\times}32$-channel neural recording system capable of acquiring neural signals is introduced. Four 32-channel neural recording ICs, complex programmable logic devices (CPLDs), a micro controller unit (MCU) with USB interface, and a PC are used. Each neural recording IC, implemented in $0.18{\mu}m$ CMOS technology, includes 32 channels of analog front-ends (AFEs), a 32-to-1 analog multiplexer, and an analog-to-digital converter (ADC). The mid-band gain of the AFE is adjustable in four steps, and have a tunable bandwidth. The AFE has a mid-band gain of 54.5 dB to 65.7 dB and a bandwidth of 35.3 Hz to 5.8 kHz. The high-pass cutoff frequency of the AFE varies from 18.6 Hz to 154.7 Hz. The input-referred noise (IRN) of the AFE is $10.2{\mu}V_{rms}$. A high-resolution, low-power ADC with a high conversion speed achieves a signal-to-noise and distortion ratio (SNDR) of 50.63 dB and a spurious-free dynamic range (SFDR) of 63.88 dB, at a sampling-rate of 2.5 MS/s. The effectiveness of our neural recording system is validated in in-vivo recording of the primary somatosensory cortex of a rat.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.47-54
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• 2006

본 논문에서는 초광대역 통신시스템 응용을 위한 이중채널 6b 1GS/s A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 IGS/s의 신호처리속도에서 전력, 칩 면적 및 정확도를 최적화하기 위해 인터폴레이션 기반의 6b 플래시 ADC 회로로 구성되며, 입력 단에 광대역 열린 루프 구조의 트랙-앤-홀드 증폭기를 사용하였으며, 넓은 입력신호범위를 처리하기 위한 이중입력의 차동증폭기와 함께 래치 단에서의 통상적인 킥-백 잡음 최소화기법 등을 적용한 비교기를 제안하였다. 또한, CMOS 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 디지털 출력에서는 새로운 버블 오차 교정회로를 제안하였다. 본 논문에서 제안하는 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 1GS/s의 동작속도에서 SNDR 및 SFDR은 각각 최대 30dB, 39dB를 보이며, 측정된 시제품 ADC의 DNL 및 INL은 각각 1.0LSB, 1.3LSB 수준을 보여준다. 제안하는 이중채널 ADC의 칩 면적은 $4.0mm^2$이며, 측정된 소모 전력은 1.8V 전원 전압 및 1GS/s 동작속도에서 594mW이다.