• 전자공학회논문지
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• 제50권4호
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• pp.117-123
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• 2013

최근 클라우드 스토리지 환경에서 전통적인 스토리지장치인 하드디스크를 대체하여 SSD(Solid-State Drive)의 사용량이 증가하고 있다. SSD는 기계적인 동작이 없어 빠른 입출력 성능을 가지는 반면 덮어쓰기가 불가능한 특성을 가지고 있어 공간 효율성을 위한 관리가 중요하다. 이와 같은 마모도 특성을 갖는 SSD의 공간 효율성을 효과적으로 관리하기 위해 데이터 중복제거 기법을 이용한다. 하지만 데이터 중복제거 기법은 데이터 청킹, 해싱, 해시값 검색과정 연산을 포함하기 때문에 오버헤드가 발생하는 문제점이 있다. 본 논문에서는 SSD 스토리지 시스템에서 PRAM 캐시를 이용한 데이터 중복제거 기법을 제안한다. 제안한 방법은 DRAM의 1차 해시테이블에 PRAM에 캐싱된 데이터를 위한 해시값들을 저장하고, LRU(Least Recently Used)기법을 이용하여 관리한다. PRAM의 2차 해시테이블에는 SSD 스토리지에 저장된 데이터에 대한 해시값들을 저장하고, DRAM의 1차 해시테이블에 대한 백업을 PRAM에 유지함으로써 전원 손실등에 대비하여 신뢰성을 향상시킬 수 있다. 실험결과, 제안하는 기법은 기존의 DRAM에 모든 해시값들을 저장하여 관리하는 기법보다 SSD의 쓰기 횟수 및 연산시간을 워크로드별 평균 44.2%, 38.8%의 감소 효과를 보였다.

• 인터넷정보학회논문지
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• 제16권5호
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• pp.19-27
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• 2015

최근 SSD(Solid State Drive)는 빠른 읽기/쓰기, 저전력 등 다양한 장점을 가지고 있어 스마트폰, 노트북, 서버 등의 저장장치로 사용 영역이 확대되고 있다. 하지만, 플래시 메모리의 읽기 및 쓰기의 비대칭적 성능과 제한된 쓰기 횟수가 SSD의 수명을 단축시키는 문제가 있어서 캐쉬(cache)로 사용되는 SSD의 내용을 변경시키는 블록 교체 기법(block replacement policy)이 매우 중요하다. Hybrid SSD의 수명을 향상 시킬 수 있는 방법 중 하나로 LARC 기법이 있으나, LARC는 SSD블록 관리를 위해 기존 LRU알고리즘을 사용하기 때문에 빈번히 참조되는 블록이 오래된 블록 대신 교체되어 SSD 미스율을 증가시킴으로써 시스템의 성능이 저하되는 문제점이 발생한다. 따라서, 본 논문에서는 다양한 데이터 읽기, 쓰기 환경에 효과적으로 대응하기 위해 블록의 재사용 간격을 고려한 새로운 블록 교체 기법을 제안한다. 제안된 기법은 블록 재사용 간격(Reuse interval)과 Age를 기반으로 최근성(Recency)을 추출하고 참조빈도(Frequency)를 같이 고려하여 블록을 교체한다. Workload 기반 Trace를 이용한 실험결과, 제안하는 기법은 여러가지의 기존 블록 교체 기법 및 LARC 알고리즘과 비교하여 쓰기 횟수 감소와 히트율 향상을 통해 시스템 성능과 SSD의 수명을 연장시킨다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.1115-1116
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• 2008

Through comparison and evaluation of various HDD systems for PC such as magnetic HDD, Intel turbo memory and Solid State Drive (SSD), an optimized HDD system to improve booting speed proposed. For the study, conventional magnetic HDD, magnetic HDD with Intel turbo memory, SSD and SSD with Intel turbo memory are used. The evaluation is performed based on a full notebook machine with Intel SantaRosa platform and MicroSoft Windows Vista.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2010년도 추계학술발표논문집 1부
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• pp.168-171
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• 2010

본 논문에서는 GaN HEMT 소자를 이용한 고출력 고효율 특성을 가지는 광대역 SSPA의 개발을 다루고 있다. 개발한 SSPA는 8W 급과 15W 급의 GaN HEMT 소자를 사용하여 Pre-Drive 증폭단을 구성하였으며, Drive 증폭단은 50W/150W급 GaN HEMT 소자를 직/병렬구조로 사용하였다. Main 증폭단은 4-way 분배기와 결합기를 이용한 Balanced Structure를 적용하여 높은 출력을 구현하였으며, 안정적인 동작을 위하여 음(-)전원 제어 회로와 출력신호 검출 회로를 포함하고 있다. 제작된 SSPA의 사용가능 대역은 2.9GHz~3.3GHz로 단일전원을 사용하고 있으며 100us 펄스 폭, 10% Duty Cycle 조건에서 60dB의 전압이득, 1kW 출력과 약 28% 효율 특성을 가지는 것으로 측정되었다. 본 논문에서 개발한 SSPA는 S-대역을 사용하는 레이더시스템의 송신단에 적용될 수 있다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2014년도 제50차 하계학술대회논문집 22권2호
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• pp.353-354
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• 2014

오늘날 데이터베이스 시스템 의 스토리지에 많은 정보를 저장하게 되는데 이때 주로 HDD가 사용되고 있으며, 지금까지 대용량 저장 장치로 발전을 해왔다. HDD는 단위 비트 당 가격이 저렴한 이점이 있으나 HDD를 이용한 저장장치는 낮은 수행 속도 때문에 빠르게 정보를 제공받기를 원하는 사용자의 요구를 충족시키지 못하고 있다. 이를 해결하기 위해 빠른 I/O속도를 갖는 SSD를 이용한 저장 장치가 연구가 많이 되고 있으나 비트 당 가격이 비싼 SSD의 단점으로 인해 HDD를 전부 SSD로 대체하기에는 어려움이 있다. 본 논문에서는 HDD를 SSD로 완전히 대체하는 시스템이 아니라 SSD를 캐시로 사용한 SSD의 기반으로 혼합 스토리지 구조를 이용하여 검색 성능을 최적화시키기 위한 방법을 제안한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.28-29
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• 2011

SSD(Solid State Drive)는 다중-채널/ 다중-웨이 방식의 NAND 플래시 메모리를 이용하는 저장장치로서 기존 HDD(Hard Disk Drive)를 대체할 차세대 보조기억장치로 주목받고 있다. 하지만 SSD 와 같은 동작을 하는 커널레벨의 시뮬레이터가 존재하지 않아, 사용자 영역에서부터 실제 NAND 플래시 칩까지의 동작 원리를 파악하기 어렵다. 이러한 문제를 해결하기 위해 본 논문에서는 SSD 시뮬레이터의 설계 및 구현내용을 기술한다. 구현한 SSD 시뮬레이터는 다중-채널/ 다중-웨이 방식의 SSD 전체적인 동작 원리를 리눅스 커널 수준에서 파악할 수 있다. 또한 FTL 개발을 위한 환경을 제공할 뿐만 아니라, 사용자가 다양한 SSD 구조를 설계하여 성능을 예측할 수 있도록 한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 추계학술발표대회
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• pp.721-723
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• 2022

최근 낸드 플래시 메모리 기반의 Solid State Drive(SSD)가 기존 Hard Disk Drive(HDD)를 대신하여 개인용과 산업용으로도 널리 쓰이고 있다. 핫 데이터 구분 기법은 이러한 SSD 의 성능과 수명에 중요한 역할을 하는 Garbage Collection(GC)과 Wear Leveling(WL) 기술의 기반이 된다. 본 논문에서는 핫 데이터를 예측하기 위한 나이브 베이즈 분류 기반의 새로운 핫 데이터 구분 기법을 제안한다. 제안 기법은 워크로드 액세스 패턴의 학습 단계인 초기 단계와 실제 운영 단계를 통해 다시 액세스 될 확률이 높은 데이터를 그렇지 않은 데이터와 효과적으로 구분한다. 다양한 실제 trace 기반 실험을 통해 본 제안 기법이 기존 대표적인 기법보다 평균 19.3% 높은 성능을 확인했다.

• ETRI Journal
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• 제36권5호
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• pp.876-879
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• 2014

In current NAND flash design, one of the most challenging issues is reducing peak current consumption (peak ICC), as it leads to peak power drop, which can cause malfunctions in NAND flash memory. This paper presents an efficient approach for reducing the peak ICC of the cache program in NAND flash memory - namely, a program Cache Busy Time (tPCBSY) control method. The proposed tPCBSY control method is based on the interesting observation that the array program current (ICC2) is mainly decided by the bit-line bias condition. In the proposed approach, when peak ICC2 becomes larger than a threshold value, which is determined by a cache loop number, cache data cannot be loaded to the cache buffer (CB). On the other hand, when peak ICC2 is smaller than the threshold level, cache data can be loaded to the CB. As a result, the peak ICC of the cache program is reduced by 32% at the least significant bit page and by 15% at the most significant bit page. In addition, the program throughput reaches 20 MB/s in multiplane cache program operation, without restrictions caused by a drop in peak power due to cache program operations in a solid-state drive.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제24권3호
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• pp.129-137
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• 2018

낸드 플래시 메모리 기반의 NVMe(Non-Volatile Memory express) SSD(Solid State Drive)는 멀티 I/O 큐 환경을 제공하는 PCIe 인터페이스 기반에 NVMe 프로토콜을 사용하는 저장장치이다. NVMe SSD는 Multi-core 시스템에서 병렬 I/O 처리가 가능하고 SATA SSD에 비해 대역폭이 크며 대용량의 저장 공간을 제공하기 때문에 데이터 센터, 클라우드 컴퓨팅 등에 사용될 차세대 저장장치로 주목받고 있다. 하지만 가상화 시스템에서는 소프트웨어 I/O 스택의 병목으로 인하여 NVMe SSD의 성능을 충분히 활용하지 못하고 있다. 특히, Xen과 KVM과 같이 호스트 시스템의 I/O 스택을 사용하는 경우에는, 호스트 시스템과 가상머신의 중복된 I/O 스택을 통해서 입출력이 처리되기 때문에 성능 저하가 크게 발생한다. 본 논문에서는 NVMe SSD에 직접 접근하는 기술을 KVM 가상화 시스템에 적용함으로써 가상 머신 I/O의 성능을 향상시키는 Direct-AIO (Direct-Asynchronous I/O)엔진을 제안한다. 그리고 QEMU 에뮬레이터에 제안한 엔진을 개발하고 기존의 I/O 엔진과의 성능 차이를 비교 및 분석한다.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.45-52
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• 2011

플래시 메모리는 빠른 처리 속도, 비휘발성, 저전력, 강한 내구성으로 인해 최근 다방면에서 활용되는 비중이 점점 커지고 있고, 최근 비트 당 가격이 저렴해지면서 NAND 플래시 기반의 SSD (Solid State Disk)가 기존 기계적 메커니즘의 HDD(Hard Disk Drive)를 대체할 새로운 저장 장치로 주목받고 있다. 특히 모바일 기기에 적용되는 싱글 패키지 SSD 제품의 경우 병렬 처리를 통한 성능 향상을 위해 채널 수를 증가시키면 NAND 플래시 컨트롤러의 면적과 입출력 핀 수가 채널 수 증가에 따라 증가하여 폼팩터 (form factor)에 직접적인 영향을 주게 된다. 본 논문에서는 NAND 플래시 채널 수와 인터페이스의 채널당 FIFO 버퍼 사이즈를 최적화하여 SSD 컨트롤러의 성능을 고려한 면적과 입출력 핀 수를 최소화하고 이를 폼팩터에 반영하는 방법을 제안한다. 이중 버퍼를 채용한 10채널 지원 SSD 컨트롤러에 대해서 실험을 통해 동일한 성능을 유지하면서도 버퍼 블록 사이즈를 73%정도 축소시킬 수 있었고, 컨트롤러 전체 칩 면적으로는 채널 수 감소에 따른 채널별 컨트롤 블록과 입출력 핀 수 감소 등으로 인해 대략 40%정도 축소 가능할 것으로 예상된다.