• Journal of information and communication convergence engineering
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• 제6권4호
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• pp.376-382
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• 2008

Developing highly cost-efficient and reliable embedded systems demands hardware/software co-design and co-simulation due to fast TTM and verification issues. So, it is essential that Platform-Based SoC design methodology be used for enhanced reusability. This paper addresses a reusable SoC platform based on OpenCores soft processor with reconfigurable architectures for hardware/software codesign methodology. The platform includes a OpenRISC microprocessor, some basic peripherals and WISHBONE bus and it uses the set of development environment including compiler, assembler, and debugger. The platform is very flexible due to easy configuration through a system configuration file and is reliable because all designed SoC and IPs are verified in the various test environments. Also the platform is prototyped using the Xilinx Spartan3 FPGA development board and is implemented to a single chip using the Magnachip cell library based on $0.18{\mu}m$ 1-poly 6-metal technology.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권8호
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• pp.4227-4240
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• 2019

In this paper, we present our proposed magnetic induction based wireless communication system. The proposed system is designed to perform communication as well as distance measurement in underground environments. In order to improve the communication quality, we propose and implement the adaptive channel compensation technique. Based on the fact that the channel may be fast time-varying, we keep track of the channel status each time the data is received and accordingly compensate the channel coefficient for any change in the channel status. By using the proposed compensation technique, the developed platform can reliably communicate over distances of 10m while the packet error rate is being maintained under 5%. We also implement the distance measurement block that is useful for various applications that should promptly estimate the location of nearby nodes in communication. The distance between two nodes in communication is estimated by generating a table describing pairs of the magnetic signal strength and the corresponding distance. The experiment result shows that the platform can estimate the distance of a node located within 10m range with the measurement error less than 50cm.

• International Journal of Contents
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• 제7권1호
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• pp.23-28
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• 2011

In a SoC (system-on-chip) design, a design complexity is a big bottleneck. In order to overcome the design complexity, platform based design method is widely adopted for designers. Most complex SoCs need a heterogeneous design development environment for hardware and software co-design. In this paper, we discuss about some kinds of verification approaches with platform based design methodology at various abstraction levels of SoC design. We separate the verification process to two steps according to the different levels of verification. We employ a flexible SoC design environment to support simultaneous hardware and software development. We demonstrate the verification strategy of a target SoC design, IEEE 802.11a WLAN SoC.

• ETRI Journal
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• 제27권5호
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• pp.533-538
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• 2005

We developed a pipelined scheduling technique of functional hardware and software modules for platform-based system-on-a-chip (SoC) designs. It is based on a modified list scheduling algorithm. We used the pipelined scheduling technique for a performance analysis of an MPEG4 video encoder application. Then, we applied it for architecture exploration to achieve a better performance. In our experiments, the modified SoC platform with 6 pipelines for the 32-bit dual layer architecture shows a 118% improvement in performance compared to the given basic SoC platform with 4 pipelines for the 16-bit single-layer architecture.

• 스마트미디어저널
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• 제3권4호
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• pp.9-15
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• 2014

버츄얼 플랫폼은 SoC를 구성하는 프로세서 코어 및 주변장치들을 소프트웨어로 모델링한 것으로, 현재 국내외 대기업에서는 버츄얼 플랫폼을 활용한 Top-Down 설계 플로우를 기반으로 최적 SW+SoC 융합시스템 구조 설계 및 IP 재활용을 통해 개발한 다양한 플랫폼을 제품 개발에 활용하고 있다. 본 논문에서는 오픈 IP인 OpenRISC 프로세서 코어 기반의 버츄얼 플랫폼을 제안한다. 제안된 버츄얼 플랫폼은 타겟 코드를 호스트 코드로 변환하여 수행하는 코드 변환 기법을 사용하여 약 20 MIPS 급의 고속 에뮬레이션을 지원한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.397-400
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• 2009

본 논문에서는 멀티미디어 어플리케이션을 위한 BTB(Branch Target Buffer)를 이용한 RISC 프로세서 기반 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 제안된 SoC 플랫폼은 성능 개선을 위해 BTB를 포함하며 분기 명령어 패치 시 분기할 타깃 주소를 BTB에 저장함으로써 예측 주소의 명령어를 미리 패치, 파이프라인의 지연을 최소화하였다. 또한, 다양한 멀티미디어 어플리케이션을 위해 VGA 제어기, AC97 제어기, UART 제어기, SRAM 인터페이스, 디버그 인터페이스를 포함한다. 구현된 플랫폼은 다양한 테스트 프로그램을 사용하여 시뮬레이션을 수행하였으며, Xilinx VIRTEX-4 XC4VLX80 FPGA를 이용해 기능 및 타이밍 검증을 수행하였다. 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현되었으며 100MHz에서 정상 동작함을 확인하였고, 이전 OpenRISC 마이크로프로세서를 사용한 플랫폼과의 비교를 위해 산술연산 및 AC97 테스트 프로그램을 이용한 시뮬레이션 결과 5~9%의 성능향상을 확인하였다.

• 한국멀티미디어학회논문지
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• 제10권11호
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• pp.1446-1459
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• 2007

본 논문에서는 소형 임베디드 시스템의 처리 성능 향상을 위하여 하드웨어 및 소프트웨어 모듈간의 동적 협업 SoC 플랫폼을 제안하고 성능을 분석하였다. 기존의 소형 임베디드 시스템은 낮은 사양의 하드웨어 자원을 가지고 있어 복잡한 처리 과정을 포함하고 있는 멀티태스킹 환경에 적용하기가 어렵다. 이에 본 논문에서 제안한 하드웨어 및 소프트웨어 모듈간의 동적 협업 플랫폼은 시스템의 기능을 태스크 단위로 모듈화하여 조립형 형태의 세분화된 소프트웨어 및 하드웨어 모듈로 설계 및 구현이 가능하다. 또한 동적 협업이 요구되는 하드웨어 및 소프트웨어 모듈 간의 통신 및 동기화 기법도 제안하였다. 제안한 하드웨어 및 소프트웨어 모듈간의 동적 협업을 지원하는 SoC 플랫폼의 성능을 분석한 결과, 메모리 접근과 계산 복잡도가 높을수록 소프트웨어 태스크로만 구성된 플랫폼보다 우수한 성능을 보여주었다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.59-70
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• 2007

본 논문에서는 휴대 정보기기 시스템에서 더욱 향상된 실시간 3D 그래픽 가속 능력을 갖는 SoC(System on a Chip) 구현을 위해 효과적인 T&L(Transform & Lighting) Processor 구조를 연구하였다. T&L 과정에 필요한 IP들을 설계하였으며, 이를 바탕으로 SoC Platform 기반으로 검증하였다. 설계된 T&L Processor는 24 bits 부동소수점 형식과 16 bits 고정소수점 형식을 적절하게 혼용하고 계산식의 병렬성을 최대한 활용하여 Transform 과정 연산과 Lighting 과정 연산의 지연시간을 균일하게 배분하여 Transform 과정만 처리할 때와 Lighting과 혼용으로 처리할 때 연산 속도의 차이가 없이 동작이 가능하다. 설계된 T&L Processor는 SoC 플랫폼을 이용하여 성능 측정 실험 및 검증을 하였고, Xilinx-Virtex4 FPGA에서 80 MHz의 동작 주파수를 확인하였고 초당 20M개의 정점(Vertex) 처리 성능을 확인하였다.

• ETRI Journal
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• 제25권6호
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• pp.510-516
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• 2003

In this paper, we describe the development of a platform-based SoC of a 32-bit smart card. The smart card uses a 32-bit microprocessor for high performance and two cryptographic processors for high security. It supports both contact and contactless interfaces, which comply with ISO/IEC 7816 and 14496 Type B. It has a Java Card OS to support multiple applications. We modeled smart card readers with a foreign language interface for efficient verification of the smart card SoC. The SoC was implemented using 0.25 ${\mu}m$ technology. To reduce the power consumption of the smart card SoC, we applied power optimization techniques, including clock gating. Experimental results show that the power consumption of the RSA and ECC cryptographic processors can be reduced by 32% and 62%, respectively, without increasing the area.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.364-367
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• 2012

본 논문은 Verilator와 C/C++를 이용해 AXI4 BUS 기반 SoC 플랫폼에서 H/W IP 검증을 위한 AXI4 BUS를 구현 하였다. 본 논문 에서는 Verilator와 C/C++를 이용하여 PC 상에 AXI4 BUS를 구현하여 AXI4 BUS 기반의 SoC플랫폼 H/W IP를 검증하는 방법을 제안 한다. 구현한 AXI4 BUS를 이용하여 검증한 AXI4 BUS 기반의 H/W IP가 FPGA 환경에서 동일한 동작을 수행 한다는 것을 보였다.