• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.987-990
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• 1998

An optical adder for a modified signed-digit(MSD) number system using joint spatial encoding method is proposed. In order to minimize the numbers of symbolic substitution rules, nine input patterns were divided into five groups of the same addition results. For recognizing the input reference patterns, masks and reference patterns without any other spatial operations are used. This adder is implemented by smaller system in size than a conventional adder.

• 전자공학회지
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• 제28권4호
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• pp.103-104
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• 2001

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.43-51
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• 2004

본 논문에서는 입력패턴을 triple rail-coding 방식으로 표현한 후 입력의 직렬연결 방법으로 기호치환을 수행하는 광 병렬 변형부호화자리수 가산 시스템을 제안하였다. Triple rail-coding 방식으로 변형부호화자리수 입력을 표현할 때 중복연산 결과가 나오는 입력들은 동일한 패턴으로 전처리하여 기호치환과정의 규칙수를 줄였고, 광 구현시 공간 이동된 입력패턴을 직렬로 연결하여 광을 통과시킴으로써 공간 이동 연산, NOR 연산, 그리고 문턱치 연산과정이 필요 없는 광 가산기를 구현하였다.

• 대한전자공학회논문지SD
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• 제38권11호
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• pp.810-820
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• 2001

전통적인 이진 가산기는 최상위 비트까지 올림수 전달이 발생하고 직렬가산을 수행한다. 그러나, 변형부호화자리수 체계를 이용한 광가산기는 이진 가산기에서 발생하는 연속적인 올림수 전달을 제한하도록 제안되었다. 본 논문에서는 9가지 부호화된 입력 패턴 중에서 동일한 가산 결과를 가지는 패턴을 동일군으로 하여 5개의 기준패턴으로 만들어 기호치환 규칙수를 줄였다. 또한 결합공간부호화된 입력 패턴과 마스크의 직렬연결로 기존의 기호치환 가산기의 인식 단계에서 필요한 어떤 공간적인 연산없이 인식하여 시스템의 크기를 줄였다.

• 정보보호학회논문지
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• 제16권4호
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• pp.33-41
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• 2006

RSA 암호 시스템은 IC카드, 모바일 시스템 및 WPKI, 전자화폐, SET, SSL 시스템 등에 많이 사용된다. RSA는 모듈러 지수승 연산을 통하여 수행되며, Montgomery 곱셈기를 사용하는 것이 효율적이라고 알려져 있다. Montgomery 곱셈기에서 임계 경로 지연 시간(Critical Path Delay)은 세 피연산자의 덧셈에 의존하고 캐리 전파를 효율적으로 처리하는 문제는 Montgomery 곱셈기의 효율성에 큰 영향을 미친다. 최근 캐리 전파를 제거하는 방법으로 캐리 저장 덧셈기(Carry Save Adder, CSA)를 사용하는 연구가 계속 되고 있다. McIvor외 세 명은 지수승 연산에 최적인 CSA 3단계로 구성된 Montgomery 곱셈기와 CSA 2단계로 구성된 Montgomery 곱셈기를 제안했다. 시간 복잡도 측면에서 후자는 전자에 비해 효율적이다. 본 논문에서는 후자보다 빠른 연산을 수행하기 위해 캐리 전파 제거 특성을 가진 이진 부호 자리(Signed-Digit SD) 수 체계를 사용한다. 두 이진 SD 수의 덧셈을 수행하는 잉여 이진 덧셈기(Redundant Binary Adder, RBA)를 새로 제안하고 Montgomery 곱셈기에 적용한다. 기존의 RBA에서 사용하는 이진 SD 덧셈 규칙 대신 새로운 덧셈 규칙을 제안하고 삼성 STD130 $0.18{\mu}m$ 1.8V 표준 셀 라이브러리에서 지원하는 게이트들을 사용하여 설계하고 시뮬레이션 하였다. 그 결과 McIvor의 2 방법과 기존의 RBA보다 최소 12.46%의 속도 향상을 보였다.

• 한국정보전자통신기술학회논문지
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• 제8권4호
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• pp.263-269
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• 2015

디지털 워터마킹은 인간의 감각으로 감지할 수 없고 통계적인 방법에 의하여 검출되지 않는 정보를 디지털 데이터에 삽입하는 기술이다. 일반적으로 디지털 음향 신호에 대한 워터마킹은 의미 있는 정보를 갖는 이진 시퀀스를 원래의 디지털 음향 신호에 삽입하여 구현한다. 그러나 삽입된 이진 정보는 원래의 디지털 음향 신호의 관점에서는 잡음으로 작용하여 원래의 음향 신호를 왜곡 시키거나 열화 시키는 원인으로 작용한다. 본 논문에서는 인간의 가청 주파수 영역에서 이진 정보의 삽입으로 인한 원 음향 정보의 왜곡을 최소화시킬 수 있는 이진 정보 발생 방법을 제안하였다. 제안한 방법은 표준부호 디지트 코딩을 이용한 방법으로서 인접한 데이터간의 주파수 간섭을 최소화 하여 인간의 가청 주파수 영역에서의 이진 정보 시퀀스의 영향을 최소화 하도록 구현하였다. 제안한 방법은 일반적인 이진 정보발생 방법과 주파수 분석 비교를 통하여 성능을 평가하였다.

• 한국산학기술학회논문지
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• 제10권11호
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• pp.3087-3093
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• 2009

디지털 필터는 다양한 디지털 신호처리 분야에서 필수 불가결하게 사용되는 기본 요소이다. 디지털 필터는 이진수의 덧셈과 곱셈을 기본 연산으로 하기 때문에 이진수로 나타낸 필터의 계수 및 차수에 의해 연산 속도, 전력소비 등의 성능이 결정 될 뿐만 아니라 VLSI 기술을 이용하여 디지털 필터가 반도체 칩으로 제작되는 경우, 칩의 면적에 영향을 미치게 된다. 본 연구에서는 디지털 필터의 성능을 개선하기 위하여 2의 보수로 표현되는 이진 필터 계수 데이터들에 대하여 0 디지트의 개수를 최대로 표현할 수 있도록 하는 두 가지 알고리즘을 적용하여 필터의 연산속도를 증가 시키고, 공통 부분식 소거법을 적용하여 필터의 덧셈 연산을 간소화 시키며 곱셈 연산을 shift 연산으로 대체하여 디지털 필터 설계를 간단히 할 수 있는 방법을 제시하였다. 제안한 방법은 FPGA를 이용한 디지털 필터로 구현하여 성능을 평가하였다.

• 한국통신학회논문지
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• 제29권12C호
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• pp.1739-1747
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• 2004

본 논문에서는 RSA 공개키 암호화 알고리즘을 위한 효율적인 Radix-4 시스톨릭 VLSI 아키텍쳐를 제안하였다. 모듈러 곱셈 알고리즘의 이터레이션 단순화와 효율적인 시스톨릭 매핑으로 제안된 구조는 n-비트 모듈러 멱승 연산을 n$^{2}$ 클럭 싸이클에 수행한다. 각 지수 처리 단계에서 두 개의 모듈러 곱셈, M$_{i}$와 P$_{i}$는 중첩되어 연산되며 따라서 제안된 하드웨어의 이용도(hardware utilization)는 100%이다. 또한 RSA 암호화를 위한 총 모듈러 곱셈의 횟수를 줄이기 위하여 지수를 Radix-4 SD(Signed Digit) 수체계를 이용하여 인코딩하였다. 이로 인하여 지수의 NZ(non-zero) 디지트가 약 20% 감소되어 성능이 향상되었다. 기존의 방법들과 비교하였을 때, 제안된 구조는 비교적 적은 하드웨어를 사용하여 우수한 성능을 보였으며 개선된 Montgomery 알고리즘을 바탕으로 한 제안된 구조는 지역성, 규칙성, 확장성 등으로 VLSI 구현에 적합하다.

• 전자공학회논문지A
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• 제31A권8호
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• pp.26-33
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• 1994

Optical adders using a modified signed-digit(MSD) number system have been proposed to restrict the carry propagation chain encountered in a conventional binary adder to two positions to the left. But, MSD number system must encode three different states to represent the three possible digits of MSD. In this paper, we propose the design of an optical adder based on 1-bit addition rules by using the method of symbolic substitution (SS). We show that this adder can use binary input which is used by a digital computer, as it is and be implemented by smaller system in size than MSD adder.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.662-665
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• 2002

This paper describes a novel converter to implement high-speed binary-to-residue conversion for moduli 2$^{n}$ - 1, 2$^{n}$ , 2$^{n}$ +2$^{\alpha}$/($\alpha$$\in$｛0,1,…,n-1｝) without using look-up table. In our implementation, the high-speed converter can be achieved, because of the modulo addition time is independent of the word length of operands by using the Signed-Digit (SD) adders inside the modulo adders. For a LSI implementation of residue SD number system with ordinary binary system, the proposed binary-to-residue converter is the efficient circuit.cient circuit.