• 전자공학회논문지
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• 제50권3호
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• pp.50-58
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• 2013

본 논문에서는 제한된 범위의 Signed-Digit number 인코딩과 축약 단계를 이용한 고정소수점 병렬 십진 곱셈기를 제안한다. 제안한 병렬 십진 곱셈기는 승수와 피승수를 제한된 범위의 SD number로 인코딩하여 캐리 전달 지연 없이 빠르게 부분곱을 생성한다. 인코딩에 사용하는 숫자의 범위를 줄임으로써 SD number 다중 피연산자 덧셈의 한번에 연산 가능한 피연산자의 개수가 늘어나게 되고, 이에 따라 부분곱 축약 단계의 연산을 빠르게 수행 할 수 있다. 제안한 병렬 십진 곱셈기의 성능 평가를 위해 Design Compiler에서 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성한 결과 기존의 Signed-Digit number를 이용한 병렬 십진 곱셈기보다 전체 지연시간은 4.3%, 전체 면적은 5.3% 감소함을 확인 하였다. 전체 지연시간 및 면적에서 부분곱 축약 단계가 차지하는 비중이 가장 크므로 부분곱 생성 단계에서 약간의 지연시간 및 면적 증가가 있음에도 불구하고 전체 지연시간과 면적이 감소하는 결과를 얻을 수 있다.

• ETRI Journal
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• 제29권5호
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• pp.619-632
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• 2007

Side channel attacks are a very serious menace to embedded devices with cryptographic applications. To counteract such attacks many randomization techniques have been proposed. One efficient technique in elliptic curve cryptosystems randomizes addition chains with binary signed digit (BSD) representations of the secret key. However, when such countermeasures have been used alone, most of them have been broken by various simple power analysis attacks. In this paper, we consider combinations which can enhance the security of countermeasures using BSD representations by adding additional countermeasures. First, we propose several ways the improved countermeasures based on BSD representations can be attacked. In an actual statistical power analysis attack, the number of samples plays an important role. Therefore, we estimate the number of samples needed in the proposed attack.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.987-990
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• 1998

An optical adder for a modified signed-digit(MSD) number system using joint spatial encoding method is proposed. In order to minimize the numbers of symbolic substitution rules, nine input patterns were divided into five groups of the same addition results. For recognizing the input reference patterns, masks and reference patterns without any other spatial operations are used. This adder is implemented by smaller system in size than a conventional adder.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.43-51
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• 2004

본 논문에서는 입력패턴을 triple rail-coding 방식으로 표현한 후 입력의 직렬연결 방법으로 기호치환을 수행하는 광 병렬 변형부호화자리수 가산 시스템을 제안하였다. Triple rail-coding 방식으로 변형부호화자리수 입력을 표현할 때 중복연산 결과가 나오는 입력들은 동일한 패턴으로 전처리하여 기호치환과정의 규칙수를 줄였고, 광 구현시 공간 이동된 입력패턴을 직렬로 연결하여 광을 통과시킴으로써 공간 이동 연산, NOR 연산, 그리고 문턱치 연산과정이 필요 없는 광 가산기를 구현하였다.

• 한국정보통신학회논문지
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• 제2권3호
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• pp.439-446
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• 1998

본 논문에서는 다치 논리를 기본으로 한 SD 가산기 및 PD 가산기를 설계하였다. 전류 모드 CMOS 회로를 이용하여 다치 논리를 구현하였으며 부분곱으로 전압모드 CMOS 회로도 이용하였다. 설계된 회로에 대한 검증은 대부분 SPICE 시뮬레이션을 통해 확인하였다. 다치 부호를 적용한 SD(Signed-Digit) 수 표현을 사용하여 자리 올림 신호의 전송이 자리수에 관계없이 1단에서 실행되게 함으로써 병렬연산의 고속화를 가능하게 하였고, 또한 M개의 다 입력을 처리하는 가산기에서는 적당한 PD(Positive-digit) 수 표현을 사용하여 가산의 단수를 줄일 수 있으므로 연산의 고속화 및 고집적화를 가능하게 하였다.

• 한국정보통신학회논문지
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• 제18권10호
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• pp.2375-2381
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• 2014

FIR 필터의 계수가 CSD(canonic signed digit) 형식으로 표현되고 계수 당 0이 아닌 자릿수가 매우 적다면 적은 하드웨어 비용으로 고속 필터링을 수행할 수 있다. 주어진 주파수 응답 특성을 따르며 최소의 0이 아닌 부호자릿수(signed digit)를 갖는 CSD 형식의 FIR 필터 계수를 설계하는 문제는 목표 주파수 응답과의 최대 오차를 최소화하는 희소한 0이 아닌 부호자릿수 계수를 찾는 문제와 같다. 본 논문에서는 FIR 필터의 무곱셈 초고속 구현을 위해 압축센싱 기법에 기반을 둔 CSD 형식의 계수 설계 알고리듬을 제안한다. 탐욕(greedy) 방법을 채용한 본 알고리듬에서는 매 반복단계에서 잔차 신호를 구성하는 가장 큰 크기의 atom을 선택하고, 그 atom의 계수를 나타내는 가장 큰 부호자리를 찾아 FIR 필터의 계수를 갱신한다. 설계 예를 통해 평균적으로 탭 당 두 번 이하의 덧셈만으로 목표 주파수 응답에 근접한 FIR 필터링을 수행할 수 있음을 확인하였고, 이는 적은 하드웨어 비용으로 고속 필터링 구현에 적합하다.

• 대한전자공학회논문지SD
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• 제49권2호
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• pp.31-38
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• 2012

이 논문에서는 IEEE 802.11a OFDM MODEM SoC용 타이밍 동기화 블록에 대한 저면적 구조를 제안한다. IEEE 802.11a의 타이밍 동기화 블록은 큰 구현 면적을 필요로 한다. 제안된 자기 상관 방식의 타이밍 동기화 블록 구조는 전치 직접형 필터 구조를 사용하여 곱셈 연산을 최소화하였다. 또한 CSD(Canonic Signed Digit) 계수를 이용하는 기술과 Common Sub-expression Sharing 기술을 적용하여 곱셈연산을 저면적으로 구현하였다. 제안된 타이밍 동기화 블록 구조에 대하여 Verilog-HDL 코딩과 0.13 micron 공정을 사용하여 합성한 결과, 기존 구조와 비교하여 22.7%의 구현 면적 감소 효과를 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제38권11호
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• pp.810-820
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• 2001

전통적인 이진 가산기는 최상위 비트까지 올림수 전달이 발생하고 직렬가산을 수행한다. 그러나, 변형부호화자리수 체계를 이용한 광가산기는 이진 가산기에서 발생하는 연속적인 올림수 전달을 제한하도록 제안되었다. 본 논문에서는 9가지 부호화된 입력 패턴 중에서 동일한 가산 결과를 가지는 패턴을 동일군으로 하여 5개의 기준패턴으로 만들어 기호치환 규칙수를 줄였다. 또한 결합공간부호화된 입력 패턴과 마스크의 직렬연결로 기존의 기호치환 가산기의 인식 단계에서 필요한 어떤 공간적인 연산없이 인식하여 시스템의 크기를 줄였다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.119-128
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• 2004

이 논문에서는 곱셈기를 사용하지 않고 덧셈기 만을 사용하여 DCT를 효과적으로 수행하는 저전력 구조를 제안하였다. 고속처리가 가능하면서도 구현 하드웨어의 크기를 최소화하기 위하여 8-point DCT를 4 cycle에 수행하는 구조를 사용하였다. 즉, 첫 번째 cycle에서 사용한 계수용 하드웨어를 두 번째부터 네 번째까지의 계산에서도 공통으로 사용할 수 있는 구조를 채택하였다. 덧셈기 만을 사용하는 기존의 구조들은 CSD(Canonic signed digit)형의 계수를 사용하여 덧셈의 수를 줄이고 있다. 본 논문에서는 Common subexpression sharing 방식을 채용함으로서 하드웨어를 더욱 감소시킬 수 있는 구조를 제안하였다. 그 결과 8-point DCT의 경우에 CSD 만을 사용한 구조와 비교하여 19.5%의 덧셈 수 감소 효과를 달성하였다.

• 대한전자공학회논문지SP
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• 제41권5호
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• pp.283-290
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.