• Journal of Welding and Joining
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• 제21권1호
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• pp.48-53
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• 2003

The object of this study is to examine the effect of short circuit time ratio (SCTR) and current rise delay time (Td) on the spatter generation at low and medium current range in $CO_2$ welding. The spatter was evaluated by the weight generated in the welding of bead-on-plate for 30 seconds (3 times). Td was varied by order of 0, 0.4, 0.8 and 1.2 msec. At each Td, the short circuit time ratio was varied by the output voltage of the welding power source. In the low current range, it was found that the optimum SCTR was 20~25%, and the minimum spatter generation weight was obtained in the case of Td=0.4msec and SCTR=22% even though the remarkable difference was not showed by the application of Td. In the medium current range, it was confirmed that the arc was stable though the SCTR was increased from 20% to 40% by the control of current wave. Spatter generation weight depended on the variation of Td, and the lowest value of spatter generation weight occurred at Td=0.8~1.2msec.

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2001년도 추계학술발표대회 개요집
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• pp.33-36
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• 2001

• 전자공학회논문지SC
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• 제38권3호
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• pp.40-46
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• 2001

본 논문에서는 10개의 트랜지스터를 이용한 새로운 저전력 전가산기의 회로를 제안한다. 회로는 six-transistor CMOS XOR 회로를 기본으로 하여 XOR 출력뿐만 아니라 XNOR 출력을 생성하며, 전가산기를 구성하는 트랜지스터의 수를 줄임과 동시에 단락회로를 없앰으로써 저전력 설계에 유리하게 하였다. 실측 회로의 크기 평가를 위해서 0.65 ${\mu}m$ ASIC 공정으로 의해 레이아웃을 하고 HSPICE를 이용해서 시뮬레이션을 하였다. 제안한 가신기의 셀을 이용하여 2bit， 8bit 리플 캐리 가산기를 구성하여 소비 전력, 지연 시간, 상승시간, 하강시간에 대한 시뮬레이션 결과로 제안한 회로를 검증하였다. 25MHz부터 50MHz까지의 클럭을 사용하였다. 8bit 리플 캐리 전가산기로 구현하였을 때의 소모되는 전력을 살펴보면 기존의 transmission function full adder (TFA) 설계보다는 약 70% 정도, 그리고 14개의 transistor (TR14)[4]를 쓰는 설계보다는 약 60% 우수한 특성을 보이고 있다. 또한 신호의 지연시간은 기존의 회로, TFA, TR14 보다 1/2배 정도 짧고, 선호의 상승시간과 하강 시간의 경우는 기존 회로의 2${\sim}$3배 정도 빠르게 나타났다.