• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.1
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• pp.366-369
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• 2003

The vertical fountain plating system with the point contact has been used in semiconductor industry. But the plating shape in the opening of photoresist becomes gradated shape, because bubbles from the wafer surface are difficult to escape from the deep openings, vias. So, we designed the tilted electrode ring contact to get uniform bump height on all over the wafer and evaluated the film uniformity by SEM and $\alpha$-step. A photoresist was coated to a thickness of $60{\mu}m$ and vias were patterned by a contact aligner After via opening, solder layer was electroplated using the fountain plating system and the tilted electrode ring contact system. In $\alpha$-step measurement, film uniformities in the fountain plating system and the tilted electrode ring contact system were ${\pm}16%,\;{\pm}3.7%$ respectively. In this study, we could get high uniformity bumps by the tilted electrode ring contact system. So, tilted electrode ring contact system is expected to improve workability and yield in module process.

• 한국정보처리학회논문지
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• 제4권11호
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• pp.2914-2922
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• 1997

산업분야의 공장자동화와 자동 측정장비의 다중 프로세서 환경의 시스템 성능을 향상시키는 표준버스가 필요하다. VME 버스는 이러한 명세에 적합하지만, 소규모 패키지와 보드의 낮은 집적성 사양을 가지고 있다. 더욱이 보드와 반도체 집적성은 개발시간, 연구비용, 현장진단에 영향을 주는 중요한 문제로 대두되어 있다. 이러한 추세에 맞추어, 본 논문에서는 VME 버스와 제어기 모듈 사이의 주기능인 중재, 인터럽트, 인터페이스를 Revision C.1(IEEE std. P1014-1987)의 통합환경으로 구성하고, 설계된 VME 시스템 제어기를 Slot 1에 장착할 수 있도록 FPGA 상에 구현한다. 제어 및 기능 모듈의 동작은 VHDL의 mid-fixed 방식으로 코딩을 하고 검증하였다. 실험을 통하여 VME 시스템 제어기의 가장 중요한 동작인 버스 타이머의 버스 에러 신호가 $56{\mu}m$ 이내에 발생된 것과, 제어모듈과 기능모듈의 정확한 상호 동작도 확인하였다. 그러므로 구축된 VHDL 라이브러리는 VME 버스 기반시스템과 ASIC 설 계 에 응용할 수가 있다．

• 마이크로전자및패키징학회지
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• 제30권4호
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• pp.50-60
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• 2023

BGA(ball grid array)는 높은 집적도와 우수한 방열 성능을 갖고 있어 널리 이용되는 방식의 패키지이다. BGA에서 솔더볼은 패키지와 PCB를 전기적으로 연결하는 중요한 역할을 하므로, 다양한 기계적 하중 하에서 솔더볼의 비탄성 변형을 이해하는 것은 반도체 패키지의 강건설계에 필수적이다. 본 연구에서는 공정 중 PCB의 휨, die와 substrate 간의 열팽창 계수 차이 등으로 인해 소성변형이 발생한 솔더볼의 초기 형상이 비탄성 변형과 파단에 미치는 영향을 유한요소 해석으로 분석하였다. 시뮬레이션 결과, shear와 bending 하중에서 tilted, hourglass 형상 모두 파단이 발생한 반면, compression 하중이 작용하는 경우는 모두 파단이 발생하지 않았다. Shear와 bending 하중에 compression이 각각 결합될 경우, 응력삼축비가 0보다 작은 값으로 유지되어 파단이 억제되었다. 또한 변형에 취약한 요소의 Lagrangian-Green 변형률 텐서를 이용해 비교한 결과, 동일한 하중 조건이라도 솔더볼의 형상에 따라 변형의 양상에 유의미한 차이가 있음을 확인하였다.

• 한국광학회지
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• 제10권1호
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• pp.73-79
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• 1999

1$\times$2, 1$\times$4 및 4$\times$4 LD-gate형 반도체 광스위치 모듈을 제작하였다. 스위치 소자와 광섬유와의 광결합을 위해서 테이퍼드 광섬유를 어레어로 제작하여 사용하였으며 30핀 버터플라이형 패키지로 완성하였다. 광 부푼 정렬 및 고정에서는 레이저 용접법 및 햄머링 공정을 이용하여 최초의 광정렬 값에서 평균 82%까지 복원하였다. 완성된 모듈에 대한 평가를 위해 전송 실험을 수행하였는데 1$\times$2 스위치 모듈이 삽입되었을 때 223-1의 단어길이를 갖는2.5Gbps 광신호에 대해서 전송패널티가 약0.5dB~2dB로 나타났으며, 광섬유의 분산특성에 의하여 발생하는 전송 패널티에 대해서는 50km 및 90km 광섬유에 대해서 각각 0.6dB 및 0.7dB의 작은 패널티가 발생하였다. 1$\times$4 및 4$\times$4 스위치 모듈을 이용한 전송특성 평가에서도 모두 -30dB 이하의 수신감도를 갖는 우수한 결과를 보였다.

• 반도체디스플레이기술학회지
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• 제5권2호
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• pp.33-36
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• 2006

Many issues arose to use the Pb-free solder as adhesive materials in MEMS ICs and packaging. Then this study for easy and simple sealing method using adhesive materials was carried out to maintain hermetic characteristic in MEMS Package. In this study, Hermetic characteristic using negative PR (XP SU-8 3050 NO-2) as adhesive at the interface of Si test coupon/glass substrate and Si test coupon/LTCC substrate was examined. For experiment, the dispenser pressure was 4 MPa and the $200\;{\mu}m{\Phi}$ syringe nozzle was used. 3.0 mm/sec as speed of dispensing and 0.13 mm as the gap between Si test coupon and nozzle was selected to machine condition. 1 min at $65^{\circ}C$ and 15 min at $95^{\circ}C$ as Soft bake, $200\;mj/cm^2$ expose in 365 nm wavelength as UV expose, 1 min at $65^{\circ}C$ and 6 min at $95^{\circ}C$ as Post expose bake, 60 min at $150^{\circ}C$ as hard bake were selected to activation condition of negative PR. Hermetic sealing was achieved at the Si test coupon/ glass substrate and Si test coupon/LTCC substrate. The leak rate of Si test coupon/glass substrate was $5.9{\times}10^{-8}mbar-l/sec$, and there was no effect by adhesive method. The leak rate of Si test coupon/LTCC substrate was $4.9{\times}10^{-8}mbar-l/sec$, and there was no effect by dispensing cycle. Better leak rate value could be achieved to use modified substrate which prevent PR flow, to increase UV expose energy and to use system that controls gap automatically with vision.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.1-4
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• 2009

본 연구에서는 실리콘 웨이퍼에 2중 다이싱 공정의 적용이 리드-온-칩 패키지로 조립되는 반도체 디바이스의 T.C. ($-65^{\circ}C$에서 $150^{\circ}C$까지의 온도변화에 지배되는 신뢰성 실험) 신뢰성에 어떠한 영향을 미치는 지를 보여준다. 기존 싱글 다이싱 공정은 웨이퍼에서 분리된 디바이스의 테두리 부위가 다이싱으로 인해 기계적으로 손상되는 결과를 보였으나, 2중 다이싱 공정은 분리된 디바이스의 테두리 부위가 거의 손상되지 않고 보존되는 것을 확인할 수 있었다. 이는 2중 다이싱의 경우 다이싱 동안 웨이퍼의 전면에 도입된 노치부위가 선택적으로 파손되면서 분리된 디바이스의 테두리 부위를 보호하기 때문으로 해석된다. 온도변화 실험을 통해 2중 다이싱 공정의 도입이 단일 다이싱 공정에 비해 T.C. 신뢰성에서도 대단히 좋은 결과를 보인다는 것을 확인할 수 있었다.

• 마이크로전자및패키징학회지
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• 제30권1호
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• pp.63-70
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• 2023

오늘날 심각한 환경 오염과 에너지의 중요성으로 전력 반도체의 중요도가 지속적으로 높아지고 있다. 특히 wide band gap(WBG)소자 중 하나인 SiC-MOSFET은 우수한 고전압 특성을 가지고 있어 그 중요도가 매우 높다. 하지만 SiC-MOSFET의 전기적 특성이 열에 민감하기 때문에 패키지를 통한 열 관리가 필요하다. 본 논문에서는 기존 전력 반도체에서 사용하는 direct bonded copper(DBC) 기판 방식이 아닌 insulated metal substrate(IMS) 방식을 제안한다. IMS는 DBC에 비해 공정이 쉬우며 coefficient of thermal expansion (CTE)가 높아서 비용과 신뢰성 측면에서 우수하다. IMS의 절연층인 dielectric film의 열전도도가 낮은 문제가 있지만 매우 얇은 두께로 공정이 가능하기 때문에 낮은 열 전도도를 충분히 극복할 수 있다. 이를 확인하기 위해서 이번 연구에서는 electric-thermal co-simulation을 수행하였으며 검증을 위해 DBC 기판과 IMS를 제작하여 실험하였다.

• 마이크로전자및패키징학회지
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• 제30권3호
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• pp.1-10
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• 2023

최근, 고사양 컴퓨터, 모바일 제품의 수요가 증가하면서 반도체 패키지의 고집적화, 고밀도화가 요구된다. 따라서 많은 양의 데이터를 한 번에 전송하기 위해 범프 크기 및 피치 (Pitch)를 줄이고 I/O 밀도를 증가시킬 수 있는 플립 칩 (flip-chip), 구리 필러 (Cu pillar)와 같은 마이크로 범프 (Micro-bump)가 사용된다. 하지만 범프의 직경이 70 ㎛ 이하일 경우 솔더 (Solder) 내 금속간화합물 (Intermetallic compound, IMC)이 차지하는 부피 분율의 급격한 증가로 인해 취성이 증가하고, 전기적 특성이 감소하여 접합부 신뢰성을 악화시킨다. 따라서 이러한 점을 개선하기 위해 UBM (Under Bump Metallization) 또는 Cu pillar와 솔더 캡 사이에 diffusion barrier 역할을 하는 층을 삽입시키기도 한다. 본 review 논문에서는 추가적인 층 삽입을 통해 마이크로 범프의 과도한 IMC의 성장을 억제하여 접합부 특성을 향상시키기 위한 다양한 연구를 비교 분석하였다.

• 마이크로전자및패키징학회지
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• 제30권4호
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• pp.69-78
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• 2023

산업 인공지능의 발달과 함께 반도체의 수요가 크게 증가하고 있다. 시장 수요에 대응하기 위해 패키징 공정에서 자동 결함 검출의 중요성 역시 증가하고 있다. 이에 따라, 패키지의 자동 불량 검사를 위한 딥러닝 기반의 방법론들의 연구가 활발히 이루어 지고 있다. 딥러닝 기반의 모델은 학습을 위해서 대량의 고해상도 데이터를 필요로 하나, 보안이 중요한 반도체 분야의 특성상 관련 데이터의 공유 및 레이블링이 쉽지 않아 모델의 학습이 어려운 한계를 지니고 있다. 또한 고해상도 이미지를 생성하기 위해 상당한 컴퓨팅 자원이 요구되는데, 본 연구에서는 분할정복 접근법을 통해 적은 컴퓨팅 자원으로 딥러닝 모델 학습을 위한 충분한 양의 데이터를 확보하는 방법을 소개한다. 제안된 방법은 높은 해상도의 이미지를 분할하고 각 영역에 조건 레이블을 부여한 후, 독립적인 부분 영역과 경계를 학습시켜, 경계 손실이 일관적인 이미지를 생성하도록 유도한다. 이후, 분할된 이미지를 하나로 통합하여, 최종적으로 모델이 고해상도의 이미지를 생성하도록 구성하였다. 실험 결과, 본 연구를 통해 증강된 이미지들은 높은 효율성, 일관성, 품질 및 범용성을 보였다.

• 마이크로전자및패키징학회지
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• 제31권1호
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• pp.35-42
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• 2024

최근 반도체 칩의 소형화 및 고집적화에 따라 미세 피치에 의한 범프 브리지 (bump bridge) 현상이 문제점으로 주목받고 있다. 이에 따라 범프 브리지 현상을 최소화할 수 있는 Cu pillar bump가 미세 피치에 대응하기 위해 반도체 패키지 산업에서 널리 적용되고 있다. 고온의 환경에 노출될 경우, 접합부 계면에 형성되는 금속간화합물(Intermetallic compound, IMC)의 두께가 증가함과 동시에 일부 IMC/Cu 및 IMC 계면 내부에 Kirkendall void가 형성되어 성장하게 된다. IMC의 과도한 성장과 Kirkendall void의 형성 및 성장은 접합부에 대한 기계적 신뢰성을 약화시키기 때문에 이를 제어하는 것이 중요하다. 따라서, 본 연구에서는 CS(Cu+ Sn-1.8Ag Solder) 구조 Cu pillar bump의 등온 시효 처리에 따른 접합부 특성 평가가 수행되었으며 그 결과가 보고되었다.