• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.70-79
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• 2016

This paper proposes a low-power range-scaled 14b 30 MS/s pipeline-SAR composite ADC for high-performance CIS applications. The SAR ADC is employed in the first stage to alleviate a sampling-time mismatch as observed in the conventional SHA-free architecture. A range-scaling technique processes a wide input range of 3.0VP-P without thick-gate-oxide transistors under a 1.8 V supply voltage. The first- and second-stage MDACs share a single amplifier to reduce power consumption and chip area. Moreover, two separate reference voltage drivers for the first-stage SAR ADC and the remaining pipeline stages reduce a reference voltage disturbance caused by the high-speed switching noise from the SAR ADC. The measured DNL and INL of the prototype ADC in a $0.18{\mu}m$ CMOS are within 0.88 LSB and 3.28 LSB, respectively. The ADC shows a maximum SNDR of 65.4 dB and SFDR of 78.9 dB at 30 MS/s, respectively. The ADC with an active die area of $1.43mm^2$ consumes 20.5 mW at a 1.8 V supply voltage and 30 MS/s, which corresponds to a figure-of-merit (FOM) of 0.45 pJ/conversion-step.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.20-25
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• 2010

평판형 rib 도파로의 설계 및 공정기술을 바탕으로 632.8 nm에서 동작하는 집적 마흐젠더 간섭계 센서(Mach-Zehnder interferometric sensor)를 제작하였다. 단일모드와 높은 감도의 두 가지 조건을 고려하여 실리카 계열($SiO_2-SiO_xN_y-SiO_2$) rib 도파로를 설계하였고 박막증착, 사진제판, RIE (Reactive Ion Etching)와 같은 반도체 공정들을 이용해 그 기하학적 구조를 구현하였다. 제작된 rib 도파로의 광출력을 cut-back방법으로 분석한 결과, 약 4.82 dB/cm의 전파손실을 측정하였다. 동시에 크롬 식각방지 층 공정을 도입하여 마흐젠더 간섭계 칩 위에 감지영역(sensing zone)을 형상화할 때 발생하는 코어 층 손상을 방지하였다. 제작된 마흐젠더 간섭계 센서를 이용한 증류수/에탄올 혼합물 굴절률 측정실험을 통해 약 $\pi$/($4.04{\times}10^{-3}$)의 소자 감도(sensitivity)를 최종 확인하였다.

• 센서학회지
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• 제6권2호
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• pp.115-122
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• 1997

집적된 수동소자의 변동에 의한 RC 시상수 변동을 보정하는 on-chip 자동 보정(tuning)회로를 제안된 적분레벨 근사화 기법을 이용하여 설계하였다. 이 방법은 기존의 이중경사 보정회로가 갖는 결점인 미발생 코드 존재와 오류코드 발생을 해결할 수 있으며, 보정코드가 정상적인 동작을 할 때는 고정되기 때문에 집적회로에서 처리되는 신호의 변조를 유발하지 않는다. 이 보정회로는 적분기와 간단한 A/D 변환기 및 디지탈 제어 회로로 구성되며, 집적회로내의 모든 커패시터는 커패시터 열로 대체된 후 설정된 RC 시상수를 유지하도록 보정회로에 의해서 프로그램 된다. 설계된 자동 보정회로에 의하여 ${\pm}50%$의 시상수 변동율을 갖는 집적 시스템의 RC 시상수 오차범위는 4비트 보정로드의 경우 $-9.74{\sim}+9.69%$로 측정되었다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.69-78
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• 2010

고성능의 SoC를 구현하기 위해서, 우리는 버스 프로토콜과 상관없이 선택된 슬레이브에 직접 액세스하는 특별하게 정의된 마스터인 플라잉 마스터 버스 아키텍쳐 구조를 제안한다. 제안한 버스 아키텍쳐는 베릴로그와 하이닉스 0.18um 공정을 디자인 맵핑하여 실행하였다. 마스터와 슬레이브 래퍼는 150여개의 로직 게이트 카운트를 가지기 때문에, SoC 디자인에 있어서 모듈의 고유 영역인 면적용적은 여전히 고려해야 한다. TLM 성능분석 시뮬레이션을 통해 제안한 아키텍쳐가 기존의 버스아키텍쳐와 비교해서 트랜잭션 사이클이 25~40%, 버스 효율성이 43~60% 증가하였고, 요청 사이클이 43~77% 감소하였다. 결론적으로, 우리가 제안한 플라잉 마스터 버스 아키텍쳐 구조는 성능과 효율성의 측면에서 버스 아키텍쳐 분야를 선도할 주요 후보중 하나라고 여겨진다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.1
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• pp.366-369
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• 2003

The vertical fountain plating system with the point contact has been used in semiconductor industry. But the plating shape in the opening of photoresist becomes gradated shape, because bubbles from the wafer surface are difficult to escape from the deep openings, vias. So, we designed the tilted electrode ring contact to get uniform bump height on all over the wafer and evaluated the film uniformity by SEM and $\alpha$-step. A photoresist was coated to a thickness of $60{\mu}m$ and vias were patterned by a contact aligner After via opening, solder layer was electroplated using the fountain plating system and the tilted electrode ring contact system. In $\alpha$-step measurement, film uniformities in the fountain plating system and the tilted electrode ring contact system were ${\pm}16%,\;{\pm}3.7%$ respectively. In this study, we could get high uniformity bumps by the tilted electrode ring contact system. So, tilted electrode ring contact system is expected to improve workability and yield in module process.

• 한국산학기술학회논문지
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• 제10권11호
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• pp.3087-3093
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• 2009

디지털 필터는 다양한 디지털 신호처리 분야에서 필수 불가결하게 사용되는 기본 요소이다. 디지털 필터는 이진수의 덧셈과 곱셈을 기본 연산으로 하기 때문에 이진수로 나타낸 필터의 계수 및 차수에 의해 연산 속도, 전력소비 등의 성능이 결정 될 뿐만 아니라 VLSI 기술을 이용하여 디지털 필터가 반도체 칩으로 제작되는 경우, 칩의 면적에 영향을 미치게 된다. 본 연구에서는 디지털 필터의 성능을 개선하기 위하여 2의 보수로 표현되는 이진 필터 계수 데이터들에 대하여 0 디지트의 개수를 최대로 표현할 수 있도록 하는 두 가지 알고리즘을 적용하여 필터의 연산속도를 증가 시키고, 공통 부분식 소거법을 적용하여 필터의 덧셈 연산을 간소화 시키며 곱셈 연산을 shift 연산으로 대체하여 디지털 필터 설계를 간단히 할 수 있는 방법을 제시하였다. 제안한 방법은 FPGA를 이용한 디지털 필터로 구현하여 성능을 평가하였다.

• 대한의용생체공학회:의공학회지
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• 제16권4호
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• pp.555-561
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• 1995

본 논문에서는 객관적이고 신뢰성있는 체질 식별을 위한 수단으로 기존의 O-링 테스트법의 단점을 보완한 O-링 경근력 계측시스템을 설계하여 임상에 적용하였다. 의사나 체질 식별 시술자의 손으로 행하던 O-Ring 측정을 공압 펌프와 액츄에이터를 이용하여 마이크로 컴퓨터로 제어함으로써 압력을 받은 실린더와 피스톤을 확장하게하여 고리모양으로 만든 피측정자의 손가락을 확장시키도록 설계하였다. 기존의 재래식 측정법이 단순히 측정자가 느끼는 주관적인 감각과 경험으로 피측정자의 경근력을 판단하므로 객관성이 결여되고 미세한 경근력의 변화는 판정이 불가능하였으나 O-링 경근력 계측시스템을 사용한 측정법은 미세한 경근력의 변화를 측정함은 물론 손가락의 확장거리 및 측정 시간까지 계측함으로써 경근력 변화를 판단하는 파라메터가 다양하고 신뢰성을 유지하게 하였다. 임상 실험 결과 O-링 경근력 계측시스템이 기존의 체질 진단법의 단점을 보완하고 보다 객관성있는 체질 진단의 가능성을 증가시키는 것으로 확인되었다. 차후 O-링 경근력 계측 시스템을 PC와 인터페이스시켜 측정된 임상 자료를 데이타베이스화 함으로써 많은 임상 자료를 기반으로 컴퓨터에서 전문가 시스템을 구축하여 체질 진단에 대한 보다 객관적이고 신뢰성이 높은 자동 진단 시스템으로 발전시키면 한의학적인 질변진단 분야에 기여할 수 있을것이다.

• 디지털콘텐츠학회 논문지
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• 제5권4호
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• pp.251-256
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• 2004

반도체 집적회로를 만드는 토대가 되는 실리콘 웨이퍼의 표면은 고품질 회로를 구성하기 위해 극도의 평탄도가 요구되므로 평탄도는 양질의 웨이퍼를 보증하는 가장 중요한 요소이다. 따라서 실리콘웨이퍼 생산의 10개의 공정 중 거칠어진 웨이퍼 표면을 고도의 평탄도를 갖도록 연마하는 폴리싱공정은 매우 중요시 되는 생산라인이다. 현재 이 공정에서는 담당 엔지니어가 웨이퍼의 모형을 측정장비의 모니터에서 육안으로 관찰하여 판단하고 평탄도를 높이기 위한 제어를 하고 있다. 그러나 사람에 의한 것이므로 많은 경험이 필요하고 일일이 체크해야하는 번거로움이 있다. 본 연구는 이러한 비효율적인 작업의 효율화를 위해 웨이퍼의 모형을 디지털 컨텐츠화하여 폴리싱 공정에 있어 평탄도를 사람이 아닌 시스템에 의해 자동으로 측정하여 제어하는 알고리즘을 제안한다. 또한 제안한 전체 웨이퍼 평탄도 추정알고리즘을 토대로 실제 현장에서 쓰이는 웨이퍼 각 사이트별 평탄도를 측정하기 위한 사이트두께 추정 알고리즘을 제안한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.274-286
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• 2016

This paper presents a 4-channel multi-rate vertical-cavity surface-emitting laser (VCSEL) driver. In order to keep the output power constant with respect to the process, voltage, temperature (PVT) variations, this research proposes automatic power and magnitude. For the fast settling time, the high-speed 10-bit time-interleaved Flash-successive approximation analog to digital converter (Flash-SAR ADC) is proposed and shared for automatic power and magnitude calibration to reduce the die area and power consumption. This chip is fabricated using $0.13-{\mu}m$ CMOS technology and the die area is $4.2mm^2$. The power consumption is 117.84 mW per channel from a 3.3 V supply voltage at 10 Gbps. The measured resolution of bias /modulation current for APC/AMC is 0.015 mA.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.339-345
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• 2016

This paper presents a two-stage power amplifier MMIC using a $0.4{\mu}m$ GaN-HEMT process. The two-stage structure provides high gain and compact circuit size using an integrated inter-stage matching network. The size and loss of the inter-stage matching network can be reduced by including bond wires as part of the matching network. The two-stage power amplifier MMIC was fabricated with a chip size of $2.0{\times}1.9mm^2$ and was mounted on a $4{\times}4$ QFN carrier for evaluation. Using a downlink LTE signal with a PAPR of 6.5 dB and a channel bandwidth of 10 MHz for the 2.6 GHz band, the power amplifier MMIC exhibited a gain of 30 dB, a drain efficiency of 32%, and an ACLR of -31.4 dBc at an average output power of 36 dBm. Using two power amplifier MMICs for the carrier and peaking amplifiers, a Doherty power amplifier was designed and implemented. At a 6 dB back-off output power level of 39 dBm, a gain of 24.7 dB and a drain efficiency of 43.5% were achieved.