• 대한임베디드공학회논문지
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• 제16권4호
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• pp.119-127
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• 2021

The aim of this paper is to propose a less conservative stabilization condition for leader-following sampled-data control of wheeled mobile robot (WMR) systems by using a clock-dependent Lyapunov function (CDLF) with looped functionals. In the leader-following WMR system, the state and input of the leader robot are measured by digital devices mounted on the following robot, and they are utilized to construct the sampled-data controller of the following robot. To design the sampled-data controller, a stabilization condition is derived by using the CDLF with looped functionals, and formulated in terms of sum of squares (SOS). The considered Lyapunov function is a polynomial form with respect to the clock related to the transmitted sampling instants. As the degree of the Lyapunov function increases, the stabilization condition becomes less conservative. This ensures that the designed controller is able to stabilize the system with a larger maximum sampling interval. The simulation results are provided to demonstrate the effectiveness of the proposed method.

• 한국산학기술학회논문지
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• 제19권1호
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• pp.680-687
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• 2018

시추공 레이다는 지하자원 및 지질탐사 목적으로 사용되는 레이다로서 수 ns의 펄스폭을 갖는 전자파를 송신하고 탐사 대상으로부터 반사되어 입력되는 수십에서 수백MHz의 반사파를 수신하기 위하여 고속 샘플러가 반드시 필요하다. 수십MHz의 샘플링 클럭 주파수로도 수GHz급의 샘플링 성능을 낼 수 있는 ETS(Equivalent-Time Sampling)는 시추공 레이다용 수신기의 샘플러로 사용이 적합하다. ETS 샘플러 설계에 있어 가장 중요한 요소인 샘플링 클럭 지연을 제어하는 방법으로 본 연구에서는 하나의 클럭 소스에 대해 각 $90^{\circ}$씩 위상 차이를 가지는 4개의 클럭을 이용한 방법을 제시하였다. 제안하는 방법은 기존의 지연 발생기를 이용하는 방법보다 설정한 구간 내에서 데이터를 획득하는 시간이 1/23로 단축 가능하다. 구현된 샘플러를 기존 시추공 레이다의 수신기에 적용하면 단축된 샘플링 시간으로 인해 추가로 64회 누적이 가능해져 지하 터널 탐사를 위한 수신신호 품질 개선 효과를 얻을 수 있다. 또한, 목표 샘플링 범위를 만족하기 위해서 여러 개의 샘플링 클럭 지연제어 로직을 사용하는 기존 방식에 비하여 하나의 지연제어 로직을 사용함으로써 그간 반드시 필요하였던 보정 과정의 생략이 가능하다. 그 결과 시스템의 구조를 단순화할 수 있었으며 균일한 샘플러의 구현이 가능하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.411-424
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• 2017

An all-digital delay-locked loop (DLL) for a mobile memory interface, which runs at 0.11-2.5 GHz with a phase-shift capability of $180^{\circ}$, has two internal DLLs: a global DLL which uses a time-to-digital converter to assist fast locking, and shuts down after locking to save power; and a local DLL which uses a phase detector with an adaptive phase sampling window (WPD) to reduce jitter accumulation. The WPD in the local DLL adjusts the width of its sampling window adaptively to control the loop bandwidth, thus reducing jitter induced by UP/DN dithering, input clock jitter, and supply/ground noise. Implemented in a 65 nm CMOS process, the DLL operates over 0.11-2.5 GHz. It locks within 6 clock cycles at 0.11 GHz, and within 17 clock cycles at 2.5 GHz. At 2.5 GHz, the integrated jitter is $954fs_{rms}$, and the long-term jitter is $2.33ps_{rms}/23.10ps_{pp}$. The ratio of the RMS jitter at the output to that at the input is about 1.17 at 2.5 GHz, when the sampling window of the WPD is being adjusted adaptively. The DLL consumes 1.77 mW/GHz and occupies $0.075mm^2$.

• 한국통신학회논문지
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• 제23권8호
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• pp.2064-2071
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• 1998

휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.

• Ocean and Polar Research
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• 제22권2호
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• pp.57-67
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• 2000

Time-selective self-triggering water sampler, AUTTLE developed by Jin et al. (1999) has been improved in order to prevent pre-deposition of suspended sediments (SS) before sampling. By using two solenoids, the improved sampler is able to be moored or deployed with inclination. Its position is changed to horizontal position by activating the first solenoid, and then the endcaps of the sampling bottle are closed by the second solenoid that is driven three times to minimize possible failure of sampling. An external control unit for setting sampling time has been also constructed. Additionally, the electric circuit housing of the sampler has been modified to be detached from the sampling bottle when operating manually. Its performance has been confirmed through flume tests and a field experiment. It will serve as a valuable tool in the various fields of oceanography and environmental engineering, especially where seawater sampling synchronized at several sites and/or the information in storm period is important.

• ETRI Journal
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• 제28권1호
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• pp.31-44
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• 2006

In a packet switching network, congestion is unavoidable and affects the quality of real-time traffic with such problems as delay and packet loss. Packet fair queuing (PFQ) algorithms are well-known solutions for quality-of-service (QoS) guarantee by packet scheduling. Our approach is different from previous algorithms in that it uses hardware time achieved by sampling a counter triggered by a periodic clock signal. This clock signal can be provided to all the modules of a routing system to get synchronization. In this architecture, a variant of the PFQ algorithm, called digitized delay queuing (DDQ), can be distributed on many line interface modules. We derive the delay bounds in a single processor system and in a distributed architecture. The definition of traffic contribution improves the simplicity of the mathematical models. The effect of different time between modules in a distributed architecture is the key idea for understanding the delay behavior of a routing system. The number of bins required for the DDQ algorithm is also derived to make the system configuration clear. The analytical models developed in this paper form the basis of improvement and application to a combined input and output queuing (CIOQ) router architecture for a higher speed QoS network.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2002년도 ICCAS
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• pp.33.3-33
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• 2002

Pseudolite (PL) is a kind of signal generator, which transmits GPS-like signal at the ground. However our own made PL is different from a GPS satellite in clock accuracy. GPS satellites are synchronized by use of high precision atomic clocks. But because our PLs use low cost temperature controlled oscillators (TCXO), so it is very difficult to synchronize them. Hence, we should install reference station and use Differential GPS (DGPS) algorithm to calculate user position. By use of this method, we already developed indoor navigation system a few years ago. We named it as 'Asynchronous Pseudolite Indoor Navigation System'. However, this system requires that sampling times of all the receivers...

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.760-770
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• 2016

A 12-bit 750 kS/s Dual-Sampling Successive Approximation Register Analog-to-Digital Converter (SAR ADC) technique with reduced Capacitive DAC (CDAC) is presented in this paper. By adopting the Adaptive Power Control (APC) technique for the two-stage latched type comparator and using bootstrap switch, power consumption can be reduced and overall system efficiency can be optimized. Bootstrapped switches also are used to enhance the sampling linearity at a high input frequency. The proposed SAR ADC reduces the average switching energy compared with conventional SAR ADC by adopting reduced the Most Significant Bit (MSB) cycling step with Dual-Sampling of the analog signal. This technique holds the signal at both comparator input asymmetrically in sample mode. Therefore, the MSB can be calculated without consuming any switching energy. The prototype SAR ADC was implemented in $0.18-{\mu}m$ CMOS technology and occupies $0.728mm^2$. The measurement results show the proposed ADC achieves an Effective Number-of-Bits (ENOB) of 10.73 at a sampling frequency of 750 kS/s and clock frequency of 25 MHz. It consumes only 0.13 mW from a 5.0-V supply and achieves the INL and DNL of +2.78/-2.45 LSB and +0.36/-0.73 LSB respectively, SINAD of 66.35 dB, and a Figures-of-Merit (FoM) of a 102 fJ/conversion-step.

• 한국통신학회논문지
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• 제30권11A호
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• pp.1004-1011
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• 2005

OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서는 수신단의 샘플링 주파수가 정확하지 않을 경우 샘플링 주파수 옵셋으로 인한 ICI (Inter-Carrier Interference) 현상이 발생하여 수신 성능의 열화를 초래한다. 일반적으로 샘플링 주파수 옵셋의 추정은 연속된 2개의 OFDM 심볼의 파일럿 신호 또는 약속된 신호간의 상관을 통하여 수행되는데, 이 경우 전송 효율 저하 및 OFDM 시스템의 규격에 따라 적음이 불가능할 수 있다는 단점을 가진다. 본 논문에서는 이러한 문제점을 해결하기 위해 단일 OFDM 심볼을 이용한 새로운 샘플링 주파수 옵셋추정 기법을 제안한다. 제안된 방식은 단일 OFDM 심볼을 이용하므로 전송 효율의 저하 없이 보다 유연하게 OFDM 기반 시스템 규격에 적용 가능하며, 기존의 주파수 영역에서 샘플링 주파수 옵셋을 추정하는 기법보다 더 많은 관찰을 통한 샘플링 주파수 옵셋 추정의 신뢰성을 증가시킬 수 있다. 제안된 방식의 성능을 다양한 모의 실험을 통해 기존의 기법과 비교 분석하였으며 이를 통하여 제안된 기법 적용한 경우 AWGN 채널 및 페이딩 채널환경에서 샘플링 옵셋 추정 및 보상을 통해 시스템의 성능을 크게 향상시킬 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1242-1249
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• 2012

본 논문에서는 미래의 온칩통신 구조로 각광받고 있는 NoC의 GALS 클럭 구조에서 불안정 상태를 제거하기 위한 위상차 동기방법과 위상차 동기회로를 제안한다. 제안된 방법은 송신부의 클럭을 입력 스트로브 신호로 사용하고, 송수신부 클럭의 위상차가 불안정 상태 영역에 존재하더라도 샘플링 결과 값에 따라 클럭의 상승 모서리 또는 하강 모서리 중의 하나를 선택하여 불안정 상태를 피할 수 있다. 고장을 삽입한 로직 시물레이션을 통하여 $0^{\circ}{\sim}360^{\circ}$ 위상차에서 불안정 상태에 관계없이 위상차 클럭 동기회로가 잘 동작함을 확인하였다. 그리고 제안된 위상차 클럭 동기회로는 위상 검출기가 필요하지 않아 제어가 간단하며, 모든 회로가 디지털 회로로 구성되어 NoC의 클럭 동기회로에 적합하다.