• Proceedings of the IEEK Conference
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• 2005.11a
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• pp.509-512
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• 2005

The aim of this work is to design a real-time reusable image enhancement architecture for video signals, based on a spatial processing of the video sequence. The VHDL hardware description language has been used in order to make possible a top-down design methodology. By adding proposed algorithms to the LPR(License Plate Recognition) system, the system is implemented with reliability and safety on a rainy day. Spartan-2E XC2s300E is used as implementation platforms for real-time system.

• Journal of Korea Society of Digital Industry and Information Management
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• v.4 no.4
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• pp.9-19
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• 2008

In this paper, it is studied anti-collision algorithm based on the transmission protocol for RFID baseband system of the lSO/IEC 18000-6 Type-C regulation and designed the baseband part of RFID reader system using FPGA. To compensate this weak point of the slot random aloha algorithm which must have a long time to be dumped before deciding an appropriate slot size according to the number of surrounding tag, we suggested how to apply Bit By Bit algorithm to be able to recognize the tag when the tag is clashing. The design of the baseband part in the RFID reader system is accomplish by use of the ISE9.1i and I made an experiment on it targeting Spartan2. Construction verification is measured each block through Logic Analyzer and I can verify it has no error. I also compared and analyzed the performance between proposed algorithm and past algorithm and verified the improvement of performance.

• Journal of information and communication convergence engineering
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• v.6 no.4
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• pp.376-382
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• 2008

Developing highly cost-efficient and reliable embedded systems demands hardware/software co-design and co-simulation due to fast TTM and verification issues. So, it is essential that Platform-Based SoC design methodology be used for enhanced reusability. This paper addresses a reusable SoC platform based on OpenCores soft processor with reconfigurable architectures for hardware/software codesign methodology. The platform includes a OpenRISC microprocessor, some basic peripherals and WISHBONE bus and it uses the set of development environment including compiler, assembler, and debugger. The platform is very flexible due to easy configuration through a system configuration file and is reliable because all designed SoC and IPs are verified in the various test environments. Also the platform is prototyped using the Xilinx Spartan3 FPGA development board and is implemented to a single chip using the Magnachip cell library based on $0.18{\mu}m$ 1-poly 6-metal technology.

• Proceedings of the KAIS Fall Conference
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• 2002.11a
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• pp.159-162
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• 2002

본 논문에서는 대역확산 방식으로 제안되고 있는 CDMA 시스템의 송수신 모뎀을 FPGA를 이용하여 설계 및 검증을 수행하였다. 송신기에서는 Walsh code(N=16), PN(7 stage=127chip)code를 데이터에 곱하여서 송신하고, 수신기에서는 송신기에서 사용했던 Walsh code(N=16)와 PN code를 사용하여 역확산 후 source data를 확인하였다. 송수신기의 설계는 Xilinx사의 FPGA 디자인 툴인 Xilinx foundation3.1을 사용하여 VHDL simulation을 수행하였고, FPGA 회로설계 검증 장비인 EDA-Lab 3000 장비를 사용하여 Xilinx사의 SPARTAN2 2S100PQ208칩에 다운로드 한 후 에뮬레이션 툴 인 Design-Pro shop을 사용하여 설계된 회로의 동작을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.934-936
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• 2004

본 논문의 목적은 AES(Advanced Encryption Standard)로 선정된 Rijndael 암호 및 복호 알고리즘을 하드웨어로 설계하고 이를 저비용의 FPGA로 구현하는 것이다. 설계된 AES 암호프로세서는 20만 게이트 급 이하의 FPGA로 구현한다는 비용의 제약 조건 하에서 대용량의 데이터를 암호화, 복호화 하기에 적합한 성능을 가지도록 하였다. 또한 구현 단계에서는 설계한 AES 암호프로세서와 UART 모듈을 동일 FPGA상에서 통합하여 실용성 및 면적 효율성을 보였다. 구현된 Rijndael 암호 프로세서는 20만 게이트를 갖는 Xilinx사의 Spartan-II 계열의 XC2S200 칩 사용시 53%의 면적을 차지하였고, Static Timing Analyzer로 분석한 결과 최대 29.3MHz 클럭에서 동작할 수 있고 337Mbps의 최대 성능을 가진다. 구현된 회로는 실제 FPGA를 이용하여 검증을 수행하였다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.907-910
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• 2003

We have developed Logic Design Training Kit for studying, actual training, designing of FPGA(Xillinx) or CPLD(ALTERA CPLD), the Digital Logic Device. This training kit has 12 matrix keys, RS232 port for serial communication and uses LED array. six FND(Dynamic), LCD as display part. That is standard specification for digital logic training kit. Special point of this kit is that we make two logic device trainig kit. This two logic device kit have more smaller and simple architecture because only uses one chip. That chip already includes a lot of functions that need for training kit, such as : complex logic circuit needed the two kind of logic devices, 16 way of system clock deviding function, serial communication interrupt....etc. We called that one chip is Center Bridge Chipset ; Xillinx FPGA Spartan2. User can select between using one device of FPGA or CPLD, or uses both them. Because of, Center Bridge Chipset has profitable architecture. it can work as Logic Device's networking with Master-Slave connection When using both logic devices.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.205-207
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• 2003

본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED와 UART를 통합하여 최저가의 FPGA로 구현하는 방법을 제안한다. 논문[11베서 구현한 면적 요구량이 최소로 구현된 SEED암호화 모듈의 유용성을 실제 내장형 시스템에 적응하여 그 실효성을 보여주는 것이 본 논문의 목적이다. 우리가 구현한 회로는 SEED 를 통해 암호화를 한 후 UART를 이용하여 외부와의 통신할 수도 있고, SEED를 건너뛰고 UART 단독만 이웅하여 외부와 통신을 할 수도 있다. 또한, SEED 자체를 coprocessor로 이용하여 암호화/복호화 가능만 사용할 수도 있도록 설계하였다. 구현 결과, 10만 게이트를 갖는 Xilinx사의 Spartan-ll 계열의 xc2s100시리 즈 칩을 사용하였을 때, SEED와 UART와 주변 논리 회로를 합하여 84% 이하의 면적을 차지 하였고, 최대 41.3Mhz클럭에서 동작하였으며, SEED의 암호화 처리 Througput은 54.SSMbps로서 UART를 이용하여 통신하는데 전혀 문제가 없었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2004.05b
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• pp.669-673
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• 2004

인터넷의 사용이 증가, 네트워크 기술이 발달하면서 컴퓨터 및 하드웨어 장비는 고속화 대용량화, 소형화 추세로 가고 있고, 기존에 외부 인터페이스와의 데이터 송수신 또한 병렬 포트를 이용한 통신이 많았으나, 외부 장비의 소형화와 고속화 그리고 휴대화가 요구되면서 차츰 직렬 포트를 이용하여 적은 전송라인을 이용한 외부 장비와의 인터페이스가 요구 되게 되었다. 본 논문에서는 내부 모듈간의 인터페이스와 외부 장치와의 데이터 송/수신이 가능한 UART 인터페이스 모듈을 하드웨어 설계언어인 VHDL 언어를 이용하여 설계하였으며, FPGA 칩인 Xilinx(Spartan II) 데스트 보드에 다운로드하여 시뮬레이션 하였다. 또한 양방향성 공통 버스로의 인터페이스 회로 설계와 다른 클럭으로 동작하는 시스템과의 비동기 회로의 동작 메커니즘을 쉽게 설계하였고, 비동기 통신 기능에 있어서 실제로 사용이 가능하도록 설계하였다.

• Proceedings of the Korea Multimedia Society Conference
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• 2004.05a
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• pp.405-408
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• 2004

본 논문에서는 FPGA와 마이크로프로세서를 이용하여 One Board화된 무선 콘트롤러 시스템의 기저대역부를 설계 하였다. 송신부에서는 컴퓨터와 연결된 마이크로프로세서부에서 컴퓨터를 통해 입력된 데이터를 병렬로 FPGA부로 전송하여 PN_code를 이용한 대역확산 거쳐 전송하고, 수신부에서는 대역역확산를 사용하여 데이터를 다시 수신측 마이크로프로세서를 통해 확인하였다. FPGA 설계는 Xilinx사의 FPGA 디자인 툴인 Xilinx Foundation3.1을 사용하였으며, FPGA configuration을 위한 타이밍 시뮬레이션을 수행하였고. Xilinx사의 SPARTAN2 2S100PQ208칩에 downloading 한 후 Agilent사의 1681A logic analyzer를 사용하여 설계된 회로의 동작을 확인 하였다. 또한 데이터의 입출력을 CPU부를 통해 컴퓨터에서 모니터링 할 수 있도록 설계하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2020.07a
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• pp.596-600
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• 2020

본 논문에서는 Xilinx 사(社)의 Spartan-6 FPGA 와 Analog Devices 社의 Transceiver 칩인 AD9361 을 이용한 소프트웨어 정의 라디오 장비인 Universal Software Radio Peripheral(USRP) B210 를 이용하여 디지털 방송 표준인 ATSC 의 실시간 영상 송수신 시스템을 신호 처리 소프트웨어인 그누 라디오로 구현하였다. ATSC 에서 사용하는 MPEG 트랜스포트 스트림 영상 신호가 송신부에서 소프트웨어로 디지털 신호 처리되고 Digital-to-Analog Conversion(DAC) 과정을 거쳐 영상 신호가 송출된다. 본 논문은 디지털 방송 수신부에서 핵심 기능을 하는 등화기 알고리즘을 소프트웨어를 통해 구현하여 신호의 왜곡을 보상하는 방법을 제안한다. 수신부에서는 신호를 수신하여 튜너, 매치 필터, 위상 고정루프, 등화기, 비터비 복호 알고리즘 등의 과정을 거쳐 수신한 후 영상을 확인하였다.