본 논문은 Rijndael 암호알고리즘에 비하여 알고리즘 자체가 간결하며 구현의 용이성이 좋지만 처리속도가 느린 단점을 가진 Twofish 암호알고리즘의 속도를 향상시키기 위하여 MDS 블록을 새롭게 설계하였다. 설계된 MDS 블록은 Twofish 암호 시스템의 critical path를 점유하게 되는 블록으로서 처리과정중의 병목현상으로 인한 속도저하의 문제점이 존재하였다. 이러한 MDS 블록에서 연산자로 사용되는 곱셈연산을 LUT 연산과 modulo-2 연산을 사용하여 MDS 자체에 대한 속도저하 및 병목현상을 제거하였다. 이러한 결과로 새롭게 설계된 MDS 블록을 포함하는 Twofish 암호시스템은 기존 Twofish 암호시스템에 비하여 $10\%$정도 처리속도의 향상을 가져옴을 확인하였다.
블록암호알고리즘의 기본 구조인 Feistel 구조는 순차처리 구조이므로 병렬처리가 곤란하다. 그러므로 본 논문은 이러한 순차처리 구조를 변형하여 Feistel 구조가 병렬처리가 가능하도록 하였다. 이를 이용하여 본 논문은 병렬 Feistel 구조를 가지는 DES를 설계하였다. 제안된 병렬 Feistel 구조는 자체의 구조적 문제 때문에 pipeline 방식을 사용할 수 없어 데이터 처리속도와 데이터 보안사이에서 trade-off관계를 가질 수밖에 없었던 DES등과 같은 블록암호알고리즘의 성능을 크게 향상 시킬 수 있었다. 그러므로 Feistel 구조를 적용한 SEED, AES의 Rijndael, Twofish 등에 제안된 방식을 적용할 경우 지금보다 더욱 우월한 보안 기능 및 고속의 처리능력을 발휘하게 될 것이다.
정보보호 제품의 주요한 역할을 담당하는 암호 모듈의 구현 무결성을 보증하기 위해 많은 연구가 활발히 이루어지고 있다. 하지만 기존의 일반적인 테스팅 방법으로는 구현 무결성에 대해 신뢰하지 못한다. 본 논문에서는 NIST (the US National Institute of Science and Technology)에서 AES(Advanced Encryption Standard)로 제정된 Rijndael 블록암호 모듈을 Verilog로 구현하고 CBMC를 이용하여 새로운 방식의 구현 무결성 평가 방법을 제시하고자 한다.
In this paper, we analyze the characterization of Mibench, an embedded system benchmark program, using simplescalar simulator. The experimental results show Mibench generally is formed by lots of integer and memory access instructions. Especially, IPC of rijndael decoding is effected by cache size largely, but IPC of CRC32 is few effected by cache size or branch predicting algorithm.
In this paper a design of cryptographic coprocessor which implements AES Rijndael algorithm is described. To achieve average throughput of 1 round per 5 clocks, subround pipelined scheme is applied. To apply the coprocessor to various applications, three key sizes such as 128, 192, 256 bits are supported. The cryptographic coprocessor is designed using 0.25${\mu}{\textrm}{m}$ CMOS technology and consists of about 36, 000 gates. Its peak performance is about 512 Mbps encryption or decryption rate under 200 Mhz clock frequency and 128-bit key ECB mode(AES-128ECB).
본 논문에서는 차세대 블록 암호 시스템으로 선정되었으며 미연방정부의 표준으로 제정된 RBC(Rijndael Block Cipher) 알고리즘을 하드웨어로 구현하였다. 구현된 블록 암호 시스템은 임베디드 시스템에 적용이 가능하도록 암호화 블록과 복호화 블록을 따로 설계하지 않고 하드웨어를 공유하여 하나의 블록에서 선택에 따라 암호화와 복호화가 모두 이루어질 수 있도록 설계함으로써 하드웨어의 면적을 최소화하였다.
인터넷 보안에 대한 중요성이 나날이 증가하고 있으며. 이러한 인터넷 보안 문제의 해결책으로 개발된 IPSec은 IP 계층에서 보안서비스를 제공하기 위하여 AH와 ESP를 사용하여 보안연계(Security Association) 서비스를 제공한다. 본 논문에서는 32-bit 데이터 베이스를 이용하여 새로운 AES로 채택된 Rijndael 암호 알고리즘과 HMAC-SHA-1 인증 알고리즘을 통합시킨 IPSec 암호 프로세서를 구현하였다. Xilinx ISE 5.2i를 사용하여 VHDL로 설계하였고, ModelSim으로 시뮬레이션 검증을 수행하였으며, Xilinx사의 Vertex XCV1000E로 구현하였다. 본 논문에서 구현한 IPSec 암호 프로세서는 WLAN이나 VPN, Firewall등에 응용될 수 있을 것이다.
FPGA상에 AES 복호화 코어를 FIPS-197사양에 기술된 AES 알고리즘의 복호화부분을 구현하였다. 키값의 길이는 128/192/256비트를 지원하며, 별도의 코어 로직은 FPGA의 6-input lookup table의 이점을 살리도록 설계되었으며, 이결과로 2000개의 lookup table만을 이용하여 256비트 키에서 3Gbps의 처리가 가능하게 되었다. 코어는 난수 및 FIPS-197, SP-800a와 AESAVS사양의 테스트 벡터를 통해서 검증하였다.
3가지 키 길이(128, 192, 256 비트)를 지원하는 AES Rijndael 암호 알고리즘에서 라운드 키를 빠르게 생성하는 것은 고성능 AES 암호 프로세서를 개발하는데 있어서 핵심적인 요소이다. 본 논문에서는 암호 및 복호 동작이 동일 칩 상에 구현되는 파이프라인 및 반복 구조 AES 프로세서에 모두 적용 가능한 라운드 키생성기를 제안한다. 제안된 라운드 키 생성기는 2개의 모듈(Key_exp_m, Key_exp_s)의 조합으로 구성되며, 모듈화되고 면적 효율적인 구조를 갖고 있다. 3가지 키 길이와 암호 및 복호 동작을 내장한 반복구조 AES 프로세서용 라운드 키 생성기는 0.25um CMOS 표준 셀 라이브러리를 사용할 경우 약 7.8ns의 지연시간을 갖고 있으며 약 17,700개의 게이트로 구성된다.
IEEE 802 3ah에서 표준화가 진행되고 있는 EPON은 하나의 OLT와 다수의 ONU가 수동소자에 의해 트리 구조로 연결되므로 도청, 위장, 가용성 등의 보안 위협을 포함한다 본 논문에서는 EPON에서 보안 위협으로부터 망을 보호하고 안전한 데이터 전송을 보장하기 위해 MAC 계층에서 인증 및 비밀성 서비스를 제공하는 보안 프로토콜을 설계하였다. 설계된 보안 프로토콜은 효율적인 키관리를 위하여 공개키 기반 인증 및 키관리 프로토콜을 이용하며, 비밀성 서비스를 위하여 최근 표준화된 AES의 Rijndael 알고리즘을 채택하였다. 제안된 인증 및 키관리 프로토콜은 인증과 공개키 교환을 동시에 수행하며, 공개 난수를 전송하여 공통의 암호키를 생성하는 안전한 프로토콜이다. 키관리의 구현을 위하여 인증 및 공개키 교환 절차, 세션키 변경 절차, 키복구 절차 등을 제안하였다. 제안된 프로토콜을 검증하기 위하여 알려진 세션키, 전향적 비밀성, 미지키 공유, 키손상 위장 등의 안전성을 분석하였다.
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[게시일 2004년 10월 1일]
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