• 정보보호학회논문지
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• 제12권5호
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• pp.3-14
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• 2002

Rijndael 유사 구조는 SPN 구조의 특수한 형태이다 Rijndael 유사 구조의 확산 단계는 두 가지 종류의 확산 단계의 결합으로 구성되는데, 그중 하나는 바이트 치환 $\pi$이고, 다른 하나는 확산 단계 $\theta$＝ ($\theta_1, \theta_2, \theta_3, \theta_4$)로서, 각 $\theta_i$는 라운드 입력의 4개의 행 각각에 적용된다. 블록 암호 Rijndael은 Rijndael 유사 구조의 하나의 예가 된다. 본 논문에서는 Rijndael 유사 구조의 최대 차분 확률과 최대 선형 hull 확률의 상한을 구하는 알고리즘을 제안한다.

• 정보보호학회논문지
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• 제11권4호
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• pp.67-75
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• 2001

비동기식(W-CDMA) 3세대 이동통신의 3GPP는 무선 구간에서의 데이터 기밀성과 무결성을 제공하기 위하여 블록 암호 KASUMI에 기반한 f8과 f9 알고리즘을 제안했다. 또한, 3GPP 인증 및 키 생성 함수들에 대한 예로써 블록 암호 Rijndael에 기반한 Milenage 알고리즘을 제안했다. 따라서 3GPP 알고리즘의 안전성을 분석하기 위해서는 핵심 알고리즘인 KASUMI와 Rijndael의 안전성 분석이 선행되어야 한다. 블록 암호의 여러 구성 요소들 중에서 S-box는 가장 기본적인 안전성 요인들이 함축된 함수로 볼 수 있으므로 본 논문에서 우리는 KASUMI와 Rijndael의 S-box를 비교 분석한다. 더욱이 KASUMI S9-box의 AC 및 SAC특성이 좋지 않지만, S7-box와 S9-box를 포함하고 있는 KASUMI FI 함수의 AC는 Rijndael S-box의 AC와 같고, KASUMI FI 함수의 SAC은 Rijndael S-box의 SAC과 비교해 좋다는 사실을 규명한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.164-167
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• 2002

This paper presents the design of Rijndael crypto-processor with 128 bits, 192 bits and 256 bits key size. In October 2000 Rijndael cryptographic algorithm is selected as AES(Advanced Encryption Standard) by NIST(National Institute of Standards and Technology). Rijndael algorithm is strong in any known attacks. And it can be efficiently implemented in both hardware and software. We implement Rijndael algorithm in hardware, because hardware implementation gives more fast encryptioN/decryption speed and more physically secure. We implemented Rijndael algorithm for 128 bits, 192 bits and 256 bits key size with VHDL, synthesized with Synopsys, and simulated with ModelSim. This crypto-processor is implemented using on-the-fly key generation method and using lookup table for S-box/SI-box. And the order of Inverse Shift Row operation and Inverse Substitution operation is exchanged in decryption round operation of Rijndael algorithm. It brings about decrease of the total gate count. Crypto-processor implemented in these methods is applied to mobile systems and smart cards, because it has moderate gate count and high speed.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2001년도 종합학술발표회논문집
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• pp.403-406
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• 2001

본 논문에서는 차세대 표준 알고리즘(AES: Advanced Encryption Standard)인 Rijndael 알고리즘의 고속화를 FPGA로 구현하였다. Rijndael 알고리즘은 미국 상무부 기술 표준국(NIST)에 의해 2000년 10월에 차세대 표준으로 선정된 블록 암호 알고리즘이다. FPGA(Field Programmable Gate Array)는 아키텍쳐의 유연성이 가장 큰 장점이며, 근래에는 성능면에서도 ASIC에 비견될 정도로 향상되었다. 본 논문에서는 128비트 키 길이와 블록 길이를 가지는 암호화(Encryption)블럭을 Xilinx VirtexE XCV812E-8-BG560 FPGA에 구현하였으며 약 15Gbits/sec의 성능(throughput)을 가진다. 이는 현재까지 발표된 FPGA Rijndael 알고리즘의 구현 사례 중 가장 빠른 방법 중의 하나이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.281-284
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• 2002

Rijndael algorithm is known to a new private key block cipher which is substitute for DES. Rijndael algorithm is adequate to both hardware and software implementation, so hardware implementation of Rijndael algorithm is applied to high speed data encryption and decryption. This paper describes three implementation methods of Rijndael S-box, which is important factor in performance of Rijndael coprocessor. It shows synthesis results of each S-box implementation in Xilinx FPGA. Tllc lilree S-box implementation methods are implementation using lookup table only, implementation using both lookup table and combinational logic, and implementation using combinational logic only.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제7권3호
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• pp.509-521
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• 2013

Impossible Differential Cryptanalysis (IDC) uses impossible differentials to discard wrong subkeys for the first or the last several rounds of block ciphers. Thus, the security of a block cipher against IDC can be evaluated by impossible differentials. This paper studies impossible differentials for Rijndael-like and 3D-like ciphers, we introduce methods to find 4-round impossible differentials of Rijndael-like ciphers and 6-round impossible differentials of 3D-like ciphers. Using our methods, various new impossible differentials of Rijndael and 3D could be searched out.

• 정보처리학회논문지C
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• 제8C권3호
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• pp.277-286
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• 2001

본 논문에서는 미국 국립표준기술연구소 차세대 표준 암호 알고리듬으로 선정한 Rijndael 암호 알고리듬과 안정성과 성능에서 인정을 받은 Twofish 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현한다. 두가지 알고리듬에 대해 키스케쥴링과 인터페이스를 하드웨어에 포함시켜 구현한다. 알고리듬의 효율적인 동작을 위해 키스케쥴링을 포함하면서도 구현된 회로의 크기가 크게 증가하지 않으며, 데이터의 암호/복호화 처리 속도가 향상됨을 알 수 있다. 주어진 128-비트 대칭키에 대하여, 구현된 Rijndael 암호 알고리듬은 11개의 클럭 만에 키스케쥴링을 완료하며, 구현된 Twofish 암호 알고리듬은 21개의 클럭 만에 키스케쥴링을 완료한다. 128-비트 입력 데이터가 주어졌을 때, Rijndael의 경우, 10개의 클럭 만에 주어진 데이터의 암호/복호화를 수행하고, Twofish는 16개의 클럭 만에 암호/복호화를 수행한다. 또한, Rijndael은 336.8Mbps의 데이터 처리속도를 보이고, Twofish는 121.2Mbps의 성능을 보임을 알 수 있다.

• 정보보호학회논문지
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• 제11권6호
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• pp.77-87
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• 2001

본 논문에서는 AES(Advanced Encryption Standard)로 채택된 Rijndael 알고리즘을 구현한 암호 프로세서를 설계하였다. 암호화와 복호화를 모두 수행할 수 있으며, 128비트의 블록과 128비트의 키 길이를 지원한다. 성능과 면적 측면을 모두 고려하여 가장 효율적인 구조로 한 라운드를 구현한 후, 라운드 수만큼 반복하여 암복호화를 수행하도록 하였다. 대부분의 다른 블록 암호 알고리즘과 달리 암복호화 시 구조가 다른 Rijndael의 특성으로 인한 면적의 증가를 최소화하기 위해 ByteSub와 InvByteSub은 알고리즘을 기반으로 구현함으로써 메모리로만 구현하는 방법에 비해 비슷한 성능을 가지면서 필요한 메모리 양은 1/2로 줄였다. 이와 같이 구현한 결과, 본 논문의 Rijndael 암호 프로세서는 0.5um CMOS 공정에서 약 15,000개의 게이트, 32K-bit ROM과 1408-bit RAM으로 구성된다. 그리고 한 라운드를 한 클럭에 수행하여 암복호화 하는데 블럭 당 총 11클럭이 걸리고, 110MHz의 동작 주파수에서 1.28Gbps의 성능을 가진다. 이는 현재 발표된 논문들과 비슷한 성능을 가지면서 면적의 가장 큰 비중을 차지하는 메모리 양은 절반 이상 감소하여 지금까지 발표된 논문 중 가장 우수한 면적 대 성능 비를 가지는 것으로 판단된다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2001년도 종합학술발표회논문집
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• pp.9-14
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• 2001

부-채널 공격 중에서 가장 핵심이 되는 전력분석 공격은 여러 가지 암호알고리듬이 장착된 스마트 카드 시스템에 대해 공격이 이루어졌으며, 대부분 이 전력분석 공격에 취약한 것으로 알려져 있다. 본 논문에서는 AES로 채택된 Rijndael 알고리듬에 대하여 스마트 카드 구현시 고려되는 전력분석 공격중에서 hamming weight 모델을 이용한 세가지의 DPA 공격을 제시하고 그 대응방안을 설명한다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2002년도 종합학술발표회논문집
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• pp.7-10
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• 2002

정보화의 부작용이라 할 수 있는 보호되어야 할 자료의 유출이 심각해지면서 특정 사용자간에 데이터를 암호화해서 전송하고 다시 복호화 해서 데이터를 얻어야 할 필요성이 커지고 있다. 따라서 데이터의 고속 암호화 및 복호화 기술의 개발이 시급하다. 데이터의 암호화 및 복호화를 위해서는 비밀키 암호를 사용하는데 대표적인 비밀키 암호로 Rijndael(AES) 암호가 있다. Rijndael 암호는 기존의 블록암호와는 달리 비교적 적은 게이트 수를 사용하여 하드웨어로 구현할 수 있고, 키 관리와 암/복호 속도 측면에서 하드웨어 구현이 소프트웨어 구현보다 우수하기 때문에 코프로세서 형태로 구현하여 스마트카드, SIM카드, 모바일 시스템 등에 적용할 수 있다. 본 논문에서는 스마트 카드에 적합한 Rijdnael 암호 프로세서의 구현 방법에 관하여 기술하였다. 본 논문에서 제시한 방법으로 구현하여 Synopsys로 합성하여 18000 게이트 정도의 적은 게이트 수로 3㎓를 넘어서는 동작 주파수, 2.56 Gbps의 높은 암/복호율을 갖는 프로세서의 구현이 가능함을 확인할 수 있었다.