Non-mass analyzed ion shower doping (ISD) technique with a bucket-type ion source or mass-analyzed ion implantation with a ribbon beam-type has been used for source/drain doping, for LDD (lightly-doped-drain) formation, and for channel doping in fabrication of low-temperature poly-Si thin-film transistors (LTPS-TFT's). We reported an abnormal activation behavior in boron doped poly-Si where reverse annealing, the loss of electrically active boron concentration, was found in the temperature ranges between $400^{\circ}C$ and $650^{\circ}C$ using isochronal furnace annealing. We also reported reverse annealing behavior of sequential lateral solidification (SLS) poly-Si using isothermal rapid thermal annealing (RTA). We report here the importance of implantation conditions on the dopant activation. Through-doping conditions with higher energies and doses were intentionally chosen to understand reverse annealing behavior. We observed that the implantation condition plays a critical role on dopant activation. We found a certain implantation condition with which the sheet resistance is not changed at all upon activation annealing.
A numerical study of three-dimensional fluid flow and heat transfer in the metering section of a single screw extruder has been performed. The mathematical model for the screw channel is simplified by unwound channel and fixing the coordinate system to the screw. The pressure boundary and the prescribed mass flow rate conditions are imposed on the inlet and outlet, respectively. The commercial code STAR-CD based on the finite volume method is used to obtain the results of the present work. The computation of the reverse flow, which cannot be computed by the marching-type 3-D model, is performed in the present study.
This paper presents the improvement of the boron penetration and the reverse short channel effect (RSCE) in the 130nm W/WNx/Poly-Si dual gate PMOSFET for a high performance embedded DRAM. In order to suppress the boron penetration, we studied a range in the process heat budget. It has shown that the process heat budget reduction results in suppression of the boron penetration. To suppress the RSCE, we experimented with the halo (large tilt implantation of the same type of impurities as those in the device well) implant condition near the source/drain. It has shown that the low angle of the halo implant results in the suppression of the RSCE. The experiment was supported from two-dimensional(2-D) simulation, TSUPREM4 and MEDICI.
This paper gives channel estimation of W-CDMA reverse link using 2-point second-order algorithm over Rayleigh fading channels. The proposed algorithm is compared with the existing interpolation algorithms, i.e., WMSA, linear and second-order Gaussian interpolation, by obtaining HER performance through computer simulations. The BER performance of 2-point second-order interpolation is superior to other algorithms in fading channels. The proposed algorithm also has relatively-simple structure and similar processing delay in comparison to the existing algorithm, Therefore, this algorithm is more suitable for high speed mobile communication environments.
월류흐름을 포함하는 1차원 부정류 계산모형으로서 월류흐름에 대한 국소적 처리기법을 포함한 단일하도 모형 및 폐합형 수계에 모형을 각각 구성하여, 월류부를 포함한 시험하도 문제에 적용함으로써 모형의 적용성을 조사하였다. 역방향 흐름을 포함한 다양한 형태의 월류흐름이 잘 모의되었으며, 월류구조물의 표고가 높아서 실질적으로 흐름이 존재하지 않는 경우도 성공적으로 모의되었다. 자유월류형 역방향 흐름은 폐합형 모형에 의해서 뿐만 아니라 단일하도 모형에 의해서도 모의될 수 있음이 입증되었다.
본 논문에서는 낮은 비용과 높은 신뢰성 그리고 데이터율이 좋은 비-코히어런트 카오스 통신을 위한 역방향 차동 카오스 편이변조(Reverse Differential Chaos Shift Keying, RE-DCSK) 시스템을 제안한다. RE-DCSK의 참조 신호들은 기존 차동 카오스 편이 변조 방식(DCSK)에서처럼 첫 번째 슬롯에서 전송하며 두 번째 슬롯에서는 시간 반전 블록이 카오스 신호의 자기상관 관계를 강화시키고 두 신호의 직교성을 이용하여 정보신호의 역할을 한다. RE-DCSK는 시스템의 복잡성에 따르는 어떠한 추가 비용도 없이 DCSK와 비교했을 때 상대적으로 두 배의 전송률을 가능하게 하고 통신의 보안 성능도 역시 향상시킨다. 그 효율성을 입증하기 위해 도출한 BER 표현식을 기반으로 레일리 페이딩 채널과 부가 백색 가우시안잡음(AWGN) 채널을 통하여 분석한다. 제안한 시스템의 BER 성능은 AWGN 채널을 사용한 상호지연 편이변조 방식(CDSK)와 DCSK 시스템과 비교하였을 경우 성능이 향상된다.
IoT 장비의 발달로 딥러닝 가속기의 필요성이 증대됨에 따라 이에 탑재되는 딥러닝 가속기의 구현 및 안전성 검증에 대한 연구가 활발히 진행 중이다. 본 논문에서는 Usenix 2019에 발표된 딥러닝 네트워크 복원 논문의 한계점을 극복한 내부 비밀정보 신규 부채널 분석 방법론에 대해 제안한다. 기존 연구에서 네트워크 내부 가중치의 범위를 제한하며 32비트 가중치의 16비트만 복원한 단점이 있다, 제안하는 신규 가중치 복원 방법으로 상관전력분석을 이용하여 IEEE754 32비트 단정밀도 가중치를 99% 정확도로 복원할 수 있음을 보인다. 또한 특정 입력값에 대해서만 활성함수 복원이 가능한 기존 연구의 제약을 극복하고, 딥러닝을 이용한 신규 활성함수 복원 방법으로 입력값에 대한 조건 없이 99% 정확도로 활성함수를 복원한다. 이를 통해 기존 연구가 가지는 한계점들을 극복했을 뿐만 아니라 제안하는 신규 방법론이 효과적이라는 것을 입증한다.
International Journal of Computer Science & Network Security
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제23권10호
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pp.1-10
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2023
This paper proposes a method to extend Inter-Carrier Interference (ICI) canceling Orthogonal Frequency Division Multiplexing (OFDM) receivers for 5G mobile systems to spatial multiplexing 2×2 MIMO (Multiple Input Multiple Output) systems to support high-speed ground transportation services by linear motor cars traveling at 500 km/h. In Japan, linear-motor high-speed ground transportation service is scheduled to begin in 2027. To expand the coverage area of base stations, 5G mobile systems in high-speed moving trains will have multiple base station antennas transmitting the same downlink (DL) signal, forming an expanded cell size along the train rails. 5G terminals in a fast-moving train can cause the forward and backward antenna signals to be Doppler-shifted in opposite directions, so the receiver in the train may have trouble estimating the exact channel transfer function (CTF) for demodulation. A receiver in such high-speed train sees the transmission channel which is composed of multiple Doppler-shifted propagation paths. Then, a loss of sub-carrier orthogonality due to Doppler-spread channels causes ICI. The ICI Canceller is realized by the following three steps. First, using the Demodulation Reference Symbol (DMRS) pilot signals, it analyzes three parameters such as attenuation, relative delay, and Doppler-shift of each multi-path component. Secondly, based on the sets of three parameters, Channel Transfer Function (CTF) of sender sub-carrier number n to receiver sub-carrier number l is generated. In case of n≠l, the CTF corresponds to ICI factor. Thirdly, since ICI factor is obtained, by applying ICI reverse operation by Multi-Tap Equalizer, ICI canceling can be realized. ICI canceling performance has been simulated assuming severe channel condition such as 500 km/h, 8 path reverse Doppler Shift for QPSK, 16QAM, 64QAM and 256QAM modulations. In particular, 2×2MIMO QPSK and 16QAM modulation schemes, BER (Bit Error Rate) improvement was observed when the number of taps in the multi-tap equalizer was set to 31 or more taps, at a moving speed of 500 km/h and in an 8-pass reverse doppler shift environment.
VENKATESWARLU, M.;UPENDER REDDY, G.;VENKATA LAKSHMI, D.
Journal of the Korean Society for Industrial and Applied Mathematics
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제22권4호
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pp.217-239
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2018
This paper examined the MHD and thermal behavior of unsteady mixed convection flow of a rotating fluid in a porous parallel plate channel in the presence of Hall current and heat source. The exact solutions of the concentration, energy and momentum equations are obtained. The influence of each governing parameter on non dimensional velocity, temperature, concentration, skin friction coefficient, rate of heat transfer and rate of mass transfer at the porous parallel plate channel surfaces is discussed. During the course of numerical computation, it is observed that as Hall current parameter and Soret number at the porous channel surfaces increases, the primary and secondary velocity profiles are increases while the primary and secondary skin friction coefficients are increases at the cold wall and decreases at the heated wall. In particular, it is noticed that a reverse trend in case of heat source parameter.
본 논문에서는 유 무선 네트워 킹을 지원하는 TRS 중계기의 전체적인 RF 시스템들을 디지털 방식으로 제어 할 수 있는 고성능 병렬 제어 시스템을 구현하였다. 구현된 시스템은 순 역방향 LPA(Linear Power Amplifier), 순 역방향 LNA(Low Noise Amplifier), 채널카드, 직렬통신(RS-232), 유 무선 TCP/IP 통신의 제어를 담당하는 FPGA(Field Programmable Gate Array) 칩과 전체 시스템의 제어를 관장하는 마스터(Master) 마이크로프로세서, 순 역방향 스펙트럼 분석기(Spectrum Analyzer, SA)를 내장하여 현재 통신되고 있는 채널의 주파수 스펙트럼을 5KHz 단위의 해상도로 관찰할 수 있도록 하는 슬레이브 마이크로프로세서, 각각의 채널카드들을 개별적으로 감시하고 채널카드내의 주파수 합성기(Frequency Synthesizer)를 프로그래밍하기 위한 10개의 채널카드용 마이크로프로세서, 그리고 그 밖의 몇 가지 주변기기들과 회로들로 구성된다. 전체 시스템은 동작의 효율성과 병렬성을 비롯하여 구현의 적합성과 비용을 고려하여 H/W(Hardware) 및 S/W(Software) 부분으로 나누었고, H/W도 FPGA과 마이크로프로세서로 나누어서 최적화를 이루고자 노력하였다.
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[게시일 2004년 10월 1일]
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