• 전자공학회논문지A
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• 제30A권11호
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• pp.21-28
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• 1993

Decoding algorithm of noncyclic Reed-Solomon codes consists of four steps which are to compute syndromes, to find error-location polynomial, to decide error-location, and to solve error-values. There is a decoding method by which the computation of both error-location polynomial and error-evaluator polynimial can be avoided in conventional decoding methods using Euclid algorithm. The disadvantage of this method is that the same amount of computation is needed that is equivalent to solve the avoided polynomial. This paper considers the division method on polynomial on GF(2$^{m}$) systematically. And proposes a novel method to find error correcting polynomial by simple mathematical expression without the same amount of computation to find the two avoided polynomial. Especially. proposes the method which the amount of computation to find F (x) from the division M(x) by x, (x-1),....(x--${\alpha}^{n-2}$) respectively can be avoided. By applying the simple expression to decoding procedure on RS codes, propses a new decoding algorithm, and to show the validity of presented method, computer simulation is performed.

• 정보보호학회논문지
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• 제10권1호
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• pp.3-11
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• 2000

AAL-1에서는 (128, 124) Reed-Solomon부호를 사용한 인터리버 및 디인터리버에 의해 ATM 셀에서 발생하는 오류를 정정하고 있다. Reed-Solomon부호의 복호법 중 직접복호법은 오류위치다항식의 계산없이 오류위치와 오류치를 알 수 있으며 유한체 GF(2m)의 표현에서 정규기저를 사용하면 곱셈과 나눗셈을 단순한게 비트 이동만으로 처리할 수 있다. 직접복호법과 정규기저를 사용하여 ATM 적응계층에 적용 가능한 (128, 124) Reed-Solomon부호의 복호기를 설계하고 VHDL로 시뮬레이션 하였으며 이 복호기는 동일한 복호회로에 의해 둘 또는 하나의 심벌에 발생한 오류를 정정할 수 있다.

• 한국통신학회논문지
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• 제26권4B호
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• pp.427-436
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• 2001

일반적인 통신 시스템에서 시스템의 성능을 저하시키는 오류는 검출 불능 오류와 정정 불능 오류로 구성되는데 검출 불능 오류의 경우 오류에 대한 적절한 대응이 불가능하다는 측면에서 더욱 심각한 문제가 된다. 이러한 검출 불능 오류를 줄이기 위해 적부호 복호에는 다양한 방법이 생각되었지만 이러한 방법들의 대부분은 CD, 혹은 DAT등에 적용하기 위한 방법들로서 긴 길이의 RS 적부호에 적용하기 힘들다. 본 논문에서는 검출 불능 오류율을 줄일 수 있는 긴 길이의 RS 적부호 복호 방법을 제안하고 이들의 성능을 심볼 오류 확률을 계산함으로서 분석하여 기존의 방법과 비교한다. 여기서 제안된 방법들은 기존의 방법보다 검출 불능 확률을 크게 줄이는데 반하여 전체 오류 확률에서의 큰 열화는 일으키지 않는다.

• 전자공학회논문지
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• 제50권3호
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• pp.59-67
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• 2013

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 제안된 RS 코드의 리스트 디코딩 알고리즘은 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도가 매우 큰 Interpolation 단계를 포함하며 효율적인 하드웨어 설계가 필요하다. 본 논문에서는 연판정 RS 리스트 디코딩 알고리즘을 위한 효율적인 저복잡도 Interpolation 구조를 제안한다. 제안된 구조는 후보다항식의 Y 차수에 대해서는 병렬로 처리하며 X 차수에 대해서는 직렬로 처리한다. 후보다항식의 처리순서는 계수의 메모리사용의 효율성을 높이기 위하여 적응적으로 결정한다. 따라서 내부 저장공간이 최소화되며 메모리 구조와 접근이 단순해진다. 또한 제안된 구조는 각 모듈의 레이턴시가 유사하고 모듈간 스케쥴링을 최대한 중첩함으로써 높은 하드웨어 효율을 보여준다. 예제로써 (255, 239) RS 리스트 디코더를 설계하였으며 동부하이텍 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성하여 검증되었고 결과 최대 동작 주파수는 200MHz이고 게이트 수는 25.1K이다.

• ETRI Journal
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• 제38권4호
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• pp.612-621
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• 2016

A new time-domain decoder for Reed-Solomon (RS) codes is proposed. Because this decoder can correct both errors and erasures without computing the erasure locator, errata locator, or errata evaluator polynomials, the computational complexity can be substantially reduced. Herein, to demonstrate this benefit, complexity comparisons between the proposed decoder and the Truong-Jeng-Hung and Lin-Costello decoders are presented. These comparisons show that the proposed decoder consistently has lower computational requirements when correcting all combinations of ${\nu}$ errors and ${\mu}$ erasures than both of the related decoders under the condition of $2{\nu}+{\mu}{\leq}d_{\min}-1$, where $d_{min}$ denotes the minimum distance of the RS code. Finally, the (255, 223) and (63, 39) RS codes are used as examples for complexity comparisons under the upper bounded condition of min $2{\nu}+{\mu}=d_{\min}-1$. To decode the two RS codes, the new decoder can save about 40% additions and multiplications when min ${\mu}=d_{min}-1$ as compared with the two related decoders. Furthermore, it can also save 50% of the required inverses for min $0{\leq}{\mu}{\leq}d_{\min}-1$.

• 한국통신학회논문지
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• 제10권3호
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• pp.147-152
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• 1985

Reed-Solomon 코드의 디코더를 error-trapping 방법으로 설계했다. (7.3) Reed Solomon 코드의 인코더 및 디코더 구성시 GF(8)의 소자는 3bit의 2진수로 표현했다. 하드-웨어 시험은 Apple-II(micro-computer)로 제어했으며, 인코딩하는데 걸린 시간은 $350\mu sec이었고, 디코딩하는데 걸린 시간은 910u sec이었다. 실험 결과 2개 이하의 랜덤 에러는 정정되었고, 그 보다 많은 에러는 정정되지 않았다. 또한 4bit의 binary burst에러도 역시 정정되었다. 그리고(7, 3) Reed-Solomon코드의 performance를 측정한 결과, 채널 에러가 10~10일때 에러 확률이 약 10~10정도로 감소되었다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1998년도 추계종합학술발표회 논문집(상)
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• pp.595-598
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• 1998

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.187-187
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• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF($2^8$) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.29-38
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• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF(2$^{8}$ ) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.96-103
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• 2008

본 논문에서는 새로운 저전력 및 저면적 리드-솔로몬 (Reed-Solomon) 복호기를 제안한다. 제안하는 리드-솔로몬 복호기는 새로운 단순화된 수정 유클리드 알고리즘을 사용하여 낮은 하드웨어 복잡도 및 저전력 리드-솔로몬 복호가 가능하다. 새로운 단순화된 수정 유클리드 알고리즘은 하드웨어 복잡도를 줄이기 위해서 새로운 초기 조건 및 다항식 연산 방식을 사용한다. 따라서 3t개의 기본 셀로 구성된 새로운 단순화된 수정 유클리드 구조는 기존 수정 유클리드 구조는 물론 베르캠프-메세이 구조들에 비해 가장 낮은 하드웨어 복잡도를 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 리드-솔로몬 복호기는 370MHz의 동작 주파수 및 2.9Gbps의 데이터 처리 속도를 갖는다. (255, 239, 8) 리드-솔로몬 코드 복호를 수행하는 단순화된 수정 유클리드 구조와 전체 리드-솔로몬 복호기의 게이트 수는 각각 20,166개와 40,136개이다. 따라서 구현한 리드-솔로몬 복호기는 기존 DCME 복호기에 비해 5%의 게이트 수 절감 효과를 갖는다.