• 정보보호학회논문지
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• 제7권4호
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• pp.133-140
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• 1997

본 논문에서는 Reed-Solomon부호의 복호에서 오류위치를 찾는 방법을 제안하고 그 회로를 설계한다. 제안된 오류위치 탐지법을 사용하면, Reed-Solomon복호에서 가장 복잡하고 지연이 많이 걸리는 역원기를 생략할 수 있다. 따라서 기존의 복호기보다 훨씬 간단하고 고속으로 동작하는 Reed-Solomon복호기를 설계할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.907-910
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• 2009

본 논문에서는 디지털 이미지의 무선 전송시 발생하는 에러를 제거 할 수 있는 오류 제어 부호화 기술 중 하나인 RS(Reed-Solomon) coding 중 Encoder의 FPGA 구현에 대한 논문이다. 여러 오류 제어 부호화 기술중 RS coding의 경우 비트가 아닌 심볼로 부호화를 하기 때문에 연집에러에 강한 것으로 알려져 있다. 본 논문에서는 RS coding중 최대 16바이트(Byte)의 에러를 정정할 수 있는 RS(255,223) 부호기를 FPGA 구현을 위해 Matlab을 이용하여 시뮬레이션을 하였다. 이때 사용한 영상은 JPG 파일을 이용하였다. 그리고 FPGA 구현을 위해 Xilinx사의 System Generator를 사용 하였다.

• 전자공학회논문지A
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• 제30A권8호
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• pp.19-26
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• 1993

The bit error probability of Reed-Solomon/convolutional concatenated codes can be more exactly calculated by using a more approximate bound of the symbol error probability of the convolutional codes. This paper obtains the unequal symbol error bound of the convolutional codes, and applies to the calculation of the bit error probability of the concatenated codes. Our results are tighter than the earlier studied other bounds.

• Journal of applied mathematics & informatics
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• 제31권5_6호
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• pp.785-794
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• 2013

Soon after Lee and O'Sullivan proposed a new interpolation algorithm for algebraic soft-decision decoding of Reed-Solomon codes, there have been some attempts to apply a coordinate transformation technique to the new algorithm, with a remarkable complexity reducing effect. In this paper, a conceptually simple way of applying the transformation technique to the interpolation algorithm is proposed.

• 정보보호학회지
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• 제2권3호
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• pp.42-57
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• 1992

• 대한전자공학회논문지
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• 제26권2호
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• pp.10-17
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• 1989

Reed-Solomon(RS) 부호의 복호에서 오류위치다항식을 구하기 위한 알고리듬 중 Peterson에 의해 제안되고 Gorenstein과 Zierler가 개선한 알고리듬은 오류정정능력 t가 비교적 작을 경우 BerlekampMassey의 반복 알고리듬, Euclid 알고리듬을 이용한 복호, 변환영역에서의 복호보다 오류위치다항식의 계산이 간단하고 장치화에 이점이 있다. 본 논문에서는 Peterson-Gorenstein-Zieler의 알고리듬 RS부호의 부호화와 복호과정을 체계적으로 연구, 분석하고 실제로 통신 시스템에 응용할 수 있도록 유한체 GF($2^5$)의 심볼로 이루어지는 2중 오류정정(31,27)RS 부호의 부호기와 복호기를 설계하여 TTL IC로 장치화 하였다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.54-64
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• 2010

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 Sudan에 의해 Reed-Solomon 코드의 리스트 디코딩 알고리즘이 정립되었다. 리스트 디코더는 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도와 latency가 매우 큰 Interpolation 과 Factorization 단계를 포함하므로 효율적인 하드웨어 설계가 필요하다. Factorization 은 latency가 매 단계마다 변하는 특성을 가져 복잡도가 높으며, 하드웨어 효율 저하의 문제가 발생한다. 본 논문에서는 하드웨어의 재사용을 높인 구조와 알고리즘의 효율적인 처리 스케쥴을 제안한다. 제안한 구조는 각 단계를 작은 단위의 R-MAC 유닛으로 나누어 매 단계마다 하드웨어를 재구성하여 처리함으로서 높은 하드웨어 효율과 효율적인 메모리 구조를 통해 복잡도가 낮은 순차처리를 적용하면서도 높은 처리량을 보이며, 여러 가지 어플리케이션에 적용가능하다. 제안한 구조는 동부 아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 330MHz이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.281-284
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• 2000

This paper describes design of a (32, 28) Reed Solomon decoder for optical compact disk with double error detecting and correcting capability. A variety of error correction codes(ECCs) have been used in magnetic recordings, and optical recordings. Among the various types of ECCs, Reed Solomon(RS) codes has emerged as one the most important ones. The most complex circuit in the RS decoder is the part for finding the error location numbers by solving error location polynomial, and the circuit has great influence on overall decoder complexity. We use RAM based architecture with Euclid's algorithm, Chien search algorithm and Forney algorithm. We have developed VHDL model and peformed logic synthesis using the SYNOPSYS CAD tool. The total umber of gate is about 11,000 gates.

• 한국항행학회논문지
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• 제16권2호
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• pp.190-196
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• 2012

본 논문에서는 HF (high frequency) 데이터 통신을 위한 디지털 모뎀의 성능 향상을 위하여 개선된 오류정정부호 방식을 제안하고 성능을 검증한다. 제안하는 오류정정부호 방식은 외부의 Reed-Solomon 부호와 내부의 컨볼루션 부호를 연접하여 만들어진다. 시뮬레이션 결과는 제안하는 시스템이 기존 PACTOR-III 규격의 오류정정부호 방식을 사용하는 시스템에 비해 비트 오율 성능을 크게 향상시킴을 보여준다. 따라서 제안하는 부호화 방식을 사용하여 HF 데이터 통신을 위한 디지털 모뎀의 대역폭 효율성을 크게 향상시킬 수 있을 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.648-651
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• 2001

본 논문에서는 위성방송용으로 제안되고 있는 GF(2$^{8}$ )상의 8중 오류정정 (204, 188) Reed-Solomon 복호기를 설계하고 CMOS 라이브러리를 이용하여 합성하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 오류위치 다항식을 추한 후, 오류를 판단하여, 오류치를 구하는 4단계로 이루어 지는데, 본 논문에서는 Modified Euclid 알고리즘을 사용하여 설계가 이루어졌다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 VLSI 설계를 위해서 Verilog HDL로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, 최종적으로 Synopsys사의 합성 툴을 이용해서 회로를 합성하였다.