• 전기전자학회논문지
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• 제22권4호
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• pp.896-900
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• 2018

전통적으로 CRC 하드웨어는 선형 되먹임 시프트 레지스터를 이용하여 한 클럭 싸이클 당 하나의 비트를 처리하는 직렬 처리 방식을 사용하였다. 최근 다양한 응용 시스템에서 빠른 데이터 처리를 요구하면서 이를 만족시키기 위하여 다양한 병렬화 기법들이 제안되었고, Look-Ahead 병렬화 기법이 짧은 최대 경로 지연을 가지는 장점 덕분에 가장 널리 적용된다. 하지만 Look-Ahead 병렬 하드웨어의 경우 각 레지스터 값과 입력 데이터의 이동에 대하여 예측을 하여야 하기 때문에 직렬 하드웨어 대비 HDL 코드의 작성이 복잡하다. 따라서 본 논문에서는 다양한 CRC 다항식과 병렬화 계수를 지원할 수 있는 Look-Ahead 기반의 CRC 병렬화 하드웨어 생성기를 제안한다. 생성된 HDL 코드의 합성 결과를 분석함으로써 제안된 생성기의 활용 가능성을 판단한다.

• Journal of Information Science Theory and Practice
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• 제10권spc호
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• pp.56-65
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• 2022

Korea Institute of Science and Technology Information (KISTI) is a Worldwide LHC Computing Grid (WLCG) Tier-1 center mandated to preserve raw data produced from A Large Ion Collider Experiment (ALICE) experiment using the world's largest particle accelerator, the Large Hadron Collider (LHC) at European Organization for Nuclear Research (CERN). Physical medium used widely for long-term data preservation is tape, thanks to its reliability and least price per capacity compared to other media such as optical disk, hard disk, and solid-state disk. However, decreasing numbers of manufacturers for both tape drives and cartridges, and patent disputes among them escalated risk of market. As alternative to tape-based data preservation strategy, we proposed disk-only erasure-coded archival storage system, Custodial Disk Storage (CDS), powered by Exascale Open Storage (EOS), an open-source storage management software developed by CERN. CDS system consists of 18 high density Just-Bunch-Of-Disks (JBOD) enclosures attached to 9 servers through 12 Gbps Serial Attached SCSI (SAS) Host Bus Adapter (HBA) interfaces via multiple paths for redundancy and multiplexing. For data protection, we introduced Reed-Solomon (RS) (16, 4) Erasure Coding (EC) layout, where the number of data and parity blocks are 12 and 4 respectively, which gives the annual data loss probability equivalent to 5×10^-14. In this paper, we discuss CDS system design based on JBOD products, performance limitations, and data protection strategy accommodating EOS EC implementation. We present CDS operations for ALICE experiment and long-term power consumption measurement.

• 전기전자학회논문지
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• 제27권4호
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• pp.683-686
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• 2023

본 논문에서는 차량 전자 시스템에서 소프트 에러와 공통 고장에 대응하기 위해 두 개의 코어를 지연 동작시킨 후 그 결과를 비교하는 D-DCLS(Delayed Dual Core Lock-Step) 프로세서를 설계하였다. D-DCLS는 어느 코어에서 에러가 발생했는지 알 수 없기 때문에 각 코어를 에러가 발생하기 이전 시점으로 되돌려야 하는데 파이프라인 스테이지 상의 모든 중간 계산값을 되돌리기 위해서는 복잡한 하드웨어 수정이 필요하다. 본 논문에서는 이를 쉽게 구현하기 위해 분기 명령어가 실행될 때마다 모든 레지스터 값을 버퍼에 저장해 두었다가 에러가 발생하면 저장된 레지스터 값을 복구한 후 'BX LR' 명령어를 수행하여 해당 분기 시점으로 자동 복구하도록 하였다. 제안하는 D-DCLS 프로세서를 Verilog HDL로 설계하여 에러가 감지되었을 때 자동으로 복구한 후 정상 동작하는 것을 확인하였다.

• 국제초고층학회논문집
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• 제9권2호
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• pp.127-154
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• 2020

Disproportionate collapse triggered by local structural failure may cause huge casualties and economic losses, being one of the most critical civil engineering incidents. It is generally recognized that ensuring robustness of a structure, defined as its insensitivity to local failure, is the most acceptable and effective method to arrest disproportionate collapse. To date, the concept of robustness in its definition and quantification is still an issue of controversy. This paper presents a detailed review on about 50 quantitative measures of robustness for building structures, being classified into structural attribute-based and structural performance-based measures (deterministic and probabilistic). The definition of robustness is first described and distinguished from that of collapse resistance, vulnerability and redundancy. The review shows that deterministic measures predominate in quantifying structural robustness by comparing the structural responses of an intact and damaged structure. The attribute-based measures based on structural topology and stiffness are only applicable to elastic state of simple structural forms while the probabilistic measures receive growing interest by accounting for uncertainties in abnormal events, local failure, structural system and failure-induced consequences, which can be used for decision-making tools. There is still a lack of generalized quantifications of robustness, which should be derived based on the definition and design objectives and on the response of a structure to local damage as well as the associated consequences of collapse. Critical issues and recommendations for future design and research on quantification of robustness are provided from the views of column removal scenarios, types of structures, regularity of structural layouts, collapse modes, numerical methods, multiple hazards, degrees of robustness, partial damage of components, acceptable design criteria.

• 대한전자공학회논문지SP
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• 제38권3호
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• pp.258-268
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• 2001

정보량이 많은 고화질의 동영상을 실시간으로 전송하기 위하여 압축 알고리즘을 필수적으로 사용하고 있으며, 시간적 중복성을 제거하는 동영상의 압축방법은 움직임 추정 알고리즘을 사용한다. 본 연구에서 설계하고자 하는 움직임 추정기는 블록정합 알고리즘이며, MPEG 부호기에서 사용되는 DCT 연산 결과인 DC 값을 이용하여 화면의 밝기를 판단한다. 움직임 추정기는 휘도 신호 8비트 모두를 사용하지 않고, 화면 밝기에 따른 비트 플레인(bit plane)에서 3비트만 선택하는 비교선택기를 이용한다. 본 연구에서 제안한 비교 선택기는 I-Picture만을 계산한다. I-Picture에 의해 계산된 선택 비트는 I, P와 B Picture의 움직임 추정 연산에 사용함으로서 움직임 추정기의 크기를 줄일 수 있는 구조를 제안하였다. 제안된 움직임 추정기의 고찰을 위하여 실험에 사용된 표준 동영상의 해상도는 352×288이며, DCT 연산의 처리 블록은 8×8이며, 탐색 영역은 23×23이다. 제안된 알고리즘은 C언어로 모델링하였으며, 기존 완전탐색방법과 PSNR을 비교한 결과 사람의 시각으로 거의 구별할 수 없는 작은 차이(0～0.83dB)가 나타남을 알 수 있었다. 본 연구에서 제안한 움직임 추정기의 하드웨어 크기는 기존 구조Ⅰ보다 38.3％, 기존 구조Ⅱ보다 30.7％ 줄일 수 있었고, 메모리 크기는 기존 구조Ⅰ,Ⅱ보다 31.3％ 줄일 수 있었다.

• 대한토목학회논문집
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• 제31권6A호
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• pp.417-424
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• 2011

본 연구에서는 60 m 급의 장경간 PSC 거더의 개발을 위하여 단면 개선부터 텐던 배치 형상까지 구조적인 성능뿐만 아니라 경제성과 시공성 등을 고려해가며 거더 개발에 관한 연구를 진행하였다. 단면 최적화를 통해 Bulb-T 형의 단면을 도출하였고 단면 평가를 통해 실제 설계 가능성을 평가하였다. 또한 텐던의 배치를 효율적으로 구성하여 사용하중에 대해 효과적으로 대처할 수 있도록 하였다. 실제 대상교량을 선정한 후 개발 거더를 적용해 유한요소해석을 수행한 결과, 모든 하중단계에서 설계 허용응력을 만족하였다. 또한 사용하중에 의해 발생하는 응력이 허용하중보다 작아 안전측 설계가 가능한 것으로 나타났다. 이를 바탕으로 실물 크기의 60 m 거더를 제작해 4점 실험을 실시한 결과 초기 균열이 사용하중의 2배 이상에서 발생하여, 실험 결과를 통해서도 충분한 구조적 성능을 입증하였다. 본 연구를 통해 개발된 Half-Decked PSC 형식의 60 m 거더는 단면개선과 효율적인 텐던 배치로 경간대비 매우 낮은 형고를 갖게 되었고, 구조적인 이점은 물론 경제성이나 시공성 등에서도 큰 장점을 가질 것으로 판단된다.

• 한국정보통신학회논문지
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• 제17권5호
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• pp.1203-1212
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• 2013

본 논문에서는 HEVC 복호기내 화면내 예측의 연산 복잡도를 감소시키기 위해 공유 연산기, 공통 연산기, 고속 smoothing 결정 알고리즘, 고속 필터계수 생성 알고리즘을 적용한 하드웨어 구조를 제안한다. 공유 연산기는 공통수식을 공유하여 smoothing 과정의 연산 중복성을 제거하고, DC모드의 평균값을 미리 계산하여 수행 사이클 수를 감소시킨다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 고속 smoothing 결정 알고리즘은 비트 비교기만을 사용하고, 고속 필터계수 생성 알고리즘은 곱셈연산 대신 LUT를 사용하여 연산 개수, 하드웨어 면적과 처리 시간을 감소시킨다. 또한 제안하는 구조는 2개의 공유 연산기와 8개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 구조를 TSMC 0.13um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 40.5k, 최대 동작 주파수는 164MHz이다. HEVC 참조 소프트웨어 HM 7.1에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 93.7% 감소하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 한국기록관리학회지
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• 제4권2호
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• pp.76-90
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• 2004

기록되는 정보가 축적되어 다양한 지식이 되고, 이를 원하는 사람에게 제공하는 전 과정이 기록관리이다. 호주의 기록관리 절차에 대한 정형화 및 표준화에 대하여 시드니 주립기록보존소(Sydney Records Center) 및 연방기록보존소를 포함한 각계각층의 사람들이 모여 개발한 기록관리 지침이 호주기록관리(Australian Standard Records Management, 이하 AS 4390이라 한다)이다. AS 4390을 기초로 하여 국제 기록관리 표준(ISO 15489)이 만들어졌다. 이 논문은 AS 4390을 모태로 하여 호주에서 활발하게 진행 중인 레코드키핑 시스템의 정의, 체제, 설계 및 실행지침, 메타데이터 항목개발 프로젝트 동향을 소개하면서, 아울러 호주 기록관리의 현안 사항인 시드니 주립기록보존소의 타뷰렘(Tabularium), 캔버라 연방기록보존소의 소장기록물 데이터베이스시스템인 CRS(Commonwealth Records Series) 및 호주정부 정보소재서비스(Australian Government Locator Service)등 각 시스템을 연동시키기 위하여 표준화의 중요성을 살펴보고자 한다. 한편 우리나라의 경우는 2005년부터 <공공기관의기록물관리에관한법률>에 의하여 의무적으로 자료관시스템과 전문관리기관 시스템을 사용하고 있으며, 각 시스템간 자료의 호환성을 갖추기 위해 국제 표준을 따르는 것이 바람직하다. 아울러 정부 부처별로 수행하는 업무 영역과 하위 업무에 대한 어휘통제용어사전을 하루바삐 만들어 자료 검색 시 효율성을 높여야 할 것이다.

• 한국공간정보시스템학회 논문지
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• 제1권2호
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• pp.137-149
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• 1999

클라이언트-서버 환경의 공간 데이터베이스 시스템은 방대한 양의 공간 데이터 전송에 따르는 네트워크 부하가 크다. 이러한 환경에서 사용자는 빠른 초기 응답 시간을 위해 일부 영역의 공간 데이터를 요구하는 창(window) 질의를 사용한다. 화면 이동, 확대 및 축소 등으로 인한 일련의 창 질의는 유사한 영역의 데이터를 요구하며, 이는 이미 전송된 영역과 교차되는 영역의 데이터를 재전송하여 네트워크 부하를 가중시킨다. 이러한 문제는 생성된 질의 결과 중 클라이언트에 이미 전송된 데이터들을 제거함으로써 해결이 가능하다. 본 논문에서는 일련의 창 질의에 의해 발생하는 교차 영역을 제거하기 위한 공간 객체 관리자를 설계하고 구현한다. 공간 객체 관리자는 클라이언트로 전송된 객체의 식별자들을 관리하며 객체 식별자의 비교를 통해 전송여부를 판단하는 교차 영역 제거 기법을 사용하여 질의 결과로 생성된 공간 객체들 중 전송된 객체들을 제거한다. 본 논문의 공간 객체 관리자는 개방형 클라이언트-서버 공간 데이터베이스 시스템인 GEOMania Millennium server를 위해 구현하였다. 성능 평가를 통해 교차 영역의 제거가 동일 데이터의 중복 전승을 제거하여 네트워크 부하를 감소시키고 시스템의 전체적인 성능을 향상시킴을 보인다.