• 한국재료학회:학술대회논문집
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.82.1-82.1
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• 2012

란타늄 산화물 ($La_2O_3$) 박막은 하프늄 산화물 ($HfO_2$) 박막보다 높은 유전 상수와 높은 밴드 오프셋으로 인해 dynamic random access memory(DRAM)에서 유전체 재료로써 연구되어 왔다. 그리고 Lanthanum이 도핑된 HfO2이 더 높은 유전 상수와 낮은 누설 전류 밀도를 갖는 다는 사실이 이전에 보고 된 바 있다. 본 연구에서 우리는 ALD를 이용하여, TiN 하부 전극 위에 $La_2O_3$의 위치를 달리하는 $La_2O_3/HfO_2$의 나노 층상조직 구조(두께 10 nm)를 금속 - 절연체 - 금속 (MIM) 구조로 제작 하였다. ALD는 좋은 comformality와 넓은 지역 균일성을 가지며, 원자수준의 두께를 조절할 수 있다는 장점을 갖고 있다. 또한, 다양한 화학 물질들을 이용한 복합적 계층구조를 만들 수 있는 점과 $HfO_2$ 및 $La_2O_3$ 계층의 수직 위치를 정확하게 조절할 수 있는 점으로 본 연구에 적합한 증착 방법이다. HfO2 속에 $La_2O_3$ 층을 깊이에 따라 삽입함으로써 $HfO_2$ 계층에 La 도핑의 효과와 더불어 TiN 하부 전극 위의 $La_2O_3$과 $HfO_2$의 차이점을 확인 하였다. $HfO_2$은 $250^{\circ}C$에서 TDMAH와 물을 사용하여, $La_2O_3$은 동일한 온도에서 $La(iPrCp)_3$와 물을 사용하여 제작되었다. 화학적 구성 및 binding 구조는 X선 광전자 분광법 (XPS)을 통해 분석하였다. 전기적 특성(유전 상수 및 누설 전류)은 Capacitance-Voltage (CV)와 Current-Voltage (IV) 측정으로 확인하였다. 결과적으로, $La_2O_3$ 또는 $HfO_2$을 한 종류만 사용한 절연층의 전기적 특성보다, $La_2O_3/HfO_2$의 나노 층상조직 구조가 더 나은 특성 (누설 전류 밀도 : $5.5{\times}10^{-7}\;A/cm^2$ @-1MV/cm, EOT : 14.6)을 갖는다는 것을 확인했고, 더불어 $La_2O_3$의 흡습 성질로 인한 화학 구조와 전기적 특성의 일부 차이를 확인하였다. 본 연구에서는 $HfO_2$ 속에 $La_2O_3$층이 TiN 하부 전극 바로 위에 위치할 때, 즉, 공기 중에 노출되지 않은 $La_2O_3/HfO_2$ 구조에서 가장 좋은 특성의 MIM capacitor를 얻을 수 있었다.

• 방송공학회논문지
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• 제5권1호
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• pp.94-101
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• 2000

사용자 적응적 방송 수신이란 많은 방송 채널들이 존재 할 때, 사용자의 선호도에 따라, 관심이 있을 만한 프로그램들 또는 사용자가 지정한 특정한 프로그램만을 전자 프로그램 가이드의 형태로 보여주어 원하는 방송을 쉽게 선택, 시청할 수 있도록 하여 주는 필터링 기능, 짧은 시간에 긴 프로그램을 요약하여 보고자 할 때 사용자의 선호도에 따라 맞춤형 요약을 제공하는 브라우징 기능 등을 포함한다. 또한 디지털 저장 장치를 포함 할 때, 사용자의 시청 습관에 따라 자동으로 사용자 취향의 프로그램을 녹화하여 녹화된 프로그램을 수신중인 프로그램들과 함께 필터링/브라우징 기능을 제공 할 수 있다. 이러한 사용자 적응적 방송 수신을 위하여 몇 가지 기초적인 데이터를 필요로 하게 되는데 크게 사용자 선호도 정보와 프로그램 정보로 나뉘어 질 수 있다. TV Anytime forum은 사용자 적응적 방송수신을 위한 표준 작업으로 사용자가 원하는 프로그램을 원하는 시간에 원하는 방식으로 시청할 수 있도록 하여 주는 것을 그 목표로 하고 있으며 MPEG-7은 이러한 방송 수신을 위한 내용 정보 뿐만 아니라 멀티미디어 프로그램에 대한 많은 내용 정보 구조들을 포함한다. 이 논문에서는 MPEG-7과 TV Anytime forum의 연관성을 알아보고, 사용자 적응적 방송 수신을 위하여 필요한 데이터 구조를 설계하였다. 추가로 설계된 사용자 적응적 방송 수신을 위한 데이터 구조와 MPEG-7 기술 구조의 관계와 그 이용 방법을 알아본다.

• 방송공학회논문지
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• 제22권1호
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• pp.28-41
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• 2017

본 논문에서는 사람의 인지특성을 기반으로 대조 민감도에 의해 나타나는 특성을 모델링 한 JND (Just Noticeable Difference) 모델을 비디오 코딩에 적용하여 압축률을 높이는 방법을 제안한다. 제안하는 방법은 JND 모델에 따른 임계치를 기준으로 양자화 단계에서 비가시 신호를 제한하여 주관적 화질을 유지하면서 비트율을 낮추는 방법으로, 변환을 통해 주파수 도메인으로 변환된 잔차 신호들을 양자화 단계에서 입력으로 받아 신호제한 및 양자화를 수행한다. 양자화 단계에서 주파수 도메인의 신호가 JND 관점에서 유사하게 인지되는 기준 임계치를 구해 잔차 신호에서 비가시 신호를 제한하고 양자화를 수행한 후, 최적의 율-인지왜곡 비용을 갖는 양자화 계수를 선택함으로써 비트율을 절감시킨다. 제안하는 알고리즘의 성능 검증은 최신 비디오 압축 표준인 HEVC (High Efficiency Video Coding)의 참조 소프트웨어인 HM16.0에 적용했으며, CTC (Common Test Condition)의 Random Access 모드에서 HM 16.0을 통해 압축된 영상 대비 평균 4.11%, BQTerrace 영상의 양자화 파라미터 22에서 최대 17.22%의 비트율 절감을 보였으며, Low Delay 모드에서 평균 7.16%, 최대 22.55%, All intra 모드에서 평균 13.41%, 최대 21.64%의 비트율 절감을 보였다. 5명의 평가자들의 주관적 화질 측정으로 평균 DMOS (Difference Mean Opinion Score) 값은 최대 약 0.36 최소 0 정도의 분포를 보였다.

• 마이크로전자및패키징학회지
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• 제8권3호
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• pp.49-53
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• 2001

유도결합형 플라즈마 (ICP-RIE) 장치를 이용하여 SBT ($SrBi_2Ta_2O_9$)/Si의 수직식각 실험을 하였다. 이와 같은 실험의 목적은 수직 단면구조의 강유전체 gate구조 및 capacitor 제조에 있어서 유효면적을 확보하고 parasitic effect를 최소화 하는 기술이 우수한 소자 특성을 얻기 위해 매우 중요한 기술이기 때문이다. $Ar/C1_2$를 반응가스로 사용하였으며 $Ar/C1_2$유량비를 각각 1, 0.8, 0.6, 0.4로 바꾸어 가면서 각 유량비에 대해 RF power를 700, 600, 500W로 변화시키는 동안 DC power를 각각 200, 150, 100, 50 W로 변화시키면서 식각 실험을 하였다. 식각조건 변화에 따른 수직 및 수평 식각율, 선택식각율, 감광막의 보호성, 리소그라피 조건에 따른 식각율 및 식각단면 구조의 특성, 식각율 변화에 따른 패턴 크기의 변화, SBT의 식각 단면 특성 등을 조사하였다. $Ar/C1_2$유량비가 0.8, RF power 700 W, DC power 200 W 일 때 식각속도는 1050 A/min으로 최적의 식각율을 확인하였다. 그리고 주사전자현미경의 관찰 결과 수 적도는 $82^{\circ}C$ 정도로 매우 양호함을 알 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.236-236
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• 2008

(Bi,La)$Ti_3O_{12}$(BLT) thin film is one of the most attractive materials for ferroelectric random access memory (FRAM) applications due to its some excellent properties such as high fatigue endurance, low processing temperature, and large remanent polarization [1-2]. The authors firstly investigated and reported the damascene process of chemical mechanical polishing (CMP) for BLT thin film capacitor on behalf of plasma etching process for fabrication of FRAM [3]. CMP process could prepare the BLT capacitors with the superior process efficiency to the plasma etching process without the well-known problems such as plasma damages and sloped sidewall, which was enough to apply to the fabrication of FRAM [2]. BLT-CMP characteristics showed the typical oxide-CMP characteristics which were related in both pressure and velocity according to Preston's equation and Hernandez's power law [2-4]. Good surface roughness was also obtained for the densification of multilevel memory structure by CMP process [3]. The well prepared BLT capacitors fabricated by CMP process should have the sufficient ferroelectric properties for FRAM; therefore, in this study the electrical properties of the BLT capacitor fabricated by CMP process were analyzed with the process parameters. Especially, the effects of CMP pressure, which had mainly affected the removal rate of BLT thin films [2], on the electrical properties were investigated. In order to check the influences of the pressure in eMP process on the ferroelectric properties of BLT thin films, the electrical test of the BLT capacitors was performed. The polarization-voltage (P-V) characteristics show a decreased the remanent polarization (Pr) value when CMP process was performed with the high pressure. The shape of the hysteresis loop is close to typical loop of BLT thin films in case of the specimen after CMP process with the pressures of 4.9 kPa; however, the shape of the hysteresis loop is not saturated due to high leakage current caused by structural and/or chemical damages in case of the specimen after CMP process with the pressures of 29.4 kPa. The leakage current density obtained with positive bias is one order lower than that with negative bias in case of 29.4 kPa, which was one or two order higher than in case of 4.9 kPa. The high pressure condition was not suitable for the damascene process of BLT thin films due to the defects in electrical properties although the better efficiency of process. by higher removal rate of BLT thin films was obtained with the high pressure of 29.4 kPa in the previous study [2].

• Computers and Concrete
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• 제3권5호
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• pp.301-312
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• 2006

Experimental research revealed that the spatial dispersion of aggregate grains exerts pronounced influences on the mechanical and durability properties of concrete. Therefore, insight into this phenomenon is of paramount importance. Experimental approaches do not provide direct access to three-dimensional spacing information in concrete, however. Contrarily, simulation approaches are mostly deficient in generating packing systems of aggregate grains with sufficient density. This paper therefore employs a dynamic simulation system (with the acronym SPACE), allowing the generation of dense random packing of grains, representative for concrete aggregates. This paper studies by means of SPACE packing structures of aggregates with a Fuller type of size distribution, generally accepted as a suitable approximation for actual aggregate systems. Mean free spacing $\bar{\lambda}$, mean nearest neighbour distance (NND) between grain centres $\bar{\Delta}_3$, and the probability density function of ${\Delta}_3$ are used to characterize the spatial dispersion of aggregate grains in model concretes. Influences on these spacing parameters are studied of volume fraction and the size range of aggregate grains. The values of these descriptors are estimated by means of stereological tools, whereupon the calculation results are compared with measurements. The simulation results indicate that the size range of aggregate grains has a more pronounced influence on the spacing parameters than exerted by the volume fraction of aggregate. At relatively high volume density of aggregates, as met in the present cases, theoretical and experimental values are found quite similar. The mean free spacing is known to be independent of the actual dispersion characteristics (Underwood 1968); it is a structural parameter governed by material composition. Moreover, scatter of the mean free spacing among the serial sections of the model concrete in the simulation study is relatively small, demonstrating the sample size to be representative for composition homogeneity of aggregate grains. The distribution of ${\Delta}_3$ observed in this study is markedly skew, indicating a concentration of relatively small values of ${\Delta}_3$. The estimate of the size of the representative volume element (RVE) for configuration homogeneity based on NND exceeds by one order of magnitude the estimate for structure-insensitive properties. This is in accordance with predictions of Brown (1965) for composition and configuration homogeneity (corresponding to structure-insensitive and structure-sensitive properties) of conglomerates.

• 디지털콘텐츠학회 논문지
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• 제15권1호
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• pp.19-27
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• 2014

본 연구는 PC 사용 환경에 주로 사용되는 2.5인치 HDD의 수명을 예측하기 위해서, 시장 불량 모드분석을 반영한 시험계획을 수립하고, 온도 스트레스 인자를 반영한 가속 수명 모델을 구하고자 하였다. PC 사용 환경을 분석 한 후, 쓰기와 읽기 동작을 각 50 %, 임의 주소와 순차 주소방식을 각 50 %로 시험 절차를 정했고, $50^{\circ}C$, $60^{\circ}C$ 환경에서 최대 성능의 95 % 성능조건으로 1000시간 시험하는 조건으로 가속 수명을 실시하였다. 시험과정에서 발생하는 불량 발생시간의 데이터로 anderson-darling 적합도 검증을 진행하여 불량 분포가 weibull 분포를 따름을 확인하였고, 형상모수와 척도모수가 동일함을 확인하였으며, 와이블-아레니우스 모형을분석하여, 형상모수 0.7177, 사용 조건($30^{\circ}C$)에 특성 수명 429434시간을 산출하였다. 가속 온도별 시험데이터로 동질성 검증을 실시한 결과 통계적으로 유의하지 않았으며(p<0.05), 활성화 에너지로 0.2775 eV를 산출하였다. 가속 시험의 정확성 확보차원에서 가속시험 불량시료와 시장 반품 시료로 고장분석을 진행한 결과, 불량 모드 별 점유율에 세부차이는 있으나, 점유율 순위는 일치 하였다. 본 연구는 PC환경에서 사용되는 2.5 inch HDD의 가속 시험 절차를 제안하며, 제조자와 사용자 간에 수명 예측에 대한 도움을 주고자 한다.

• 천문학논총
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• 제21권2호
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• pp.67-74
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• 2006

We have developed a control electronics system for an infrared detector array of KASINICS (KASI Near Infrared Camera System), which is a new ground-based instrument of the Korea Astronomy and Space science Institute (KASI). Equipped with a $512{\times}512$ InSb array (ALADDIN III Quadrant, manufactured by Raytheon) sensitive from 1 to $5{\mu}m$, KASINICS will be used at J, H, Ks, and L-bands. The controller consists of DSP(Digital Signal Processor), Bias, Clock, and Video boards which are installed on a single VME-bus backplane. TMS320C6713DSP, FPGA(Field Programmable Gate Array), and 384-MB SDRAM(Synchronous Dynamic Random Access Memory) are included in the DSP board. DSP board manages entire electronics system, generates digital clock patterns and communicates with a PC using USB 2.0 interface. The clock patterns are downloaded from a PC and stored on the FPGA. UART is used for the communication with peripherals. Video board has 4 channel ADC which converts video signal into 16-bit digital numbers. Two video boards are installed on the controller for ALADDIN array. The Bias board provides 16 dc bias voltages and the Clock board has 15 clock channels. We have also coded a DSP firmware and a test version of control software in C-language. The controller is flexible enough to operate a wide range of IR array and CCD. Operational tests of the controller have been successfully finished using a test ROIC (Read-Out Integrated Circuit).

• 한국통신학회논문지
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• 제41권10호
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• pp.1167-1175
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• 2016

본 논문에서는 플래시 메모리의 FTL에서 페이지 매핑 기법을 기반으로 소거횟수를 줄이는 알고리듬을 제안한다. 제안된 알고리듬은 버퍼에서 매 쓰기요청들의 가중치들을 유지하고 이용하여 현재 쓰여질 요청의 시간적 지역성의 정도를 판단한다. 시간적 지역성을 효율적으로 이용하여 핫 요청을 판단하기 위해 현재 쓰여질 요청은 실험적으로 정한 기준점보다 높은 시간적 지역성을 가져야 한다. 반면 LRU 알고리듬을 이용한 FTL에서는 새로 쓰여질 요청을 항상 시간적 지역성이 높은 요청으로 판단하여 데이터를 순차적으로 저장하지만 제안된 알고리듬을 사용하여 판단된 핫 요청들의 데이터는 핫 블록에 집중적으로 저장한다. 핫 블록에 저장된 데이터들은 웜 블록의 데이터들보다 자주 업데이트되어 Garbage Collection 수행 시 핫 블록들 중 무효한 페이지가 많은 블록이 주로 희생블록으로 선택되므로 소거연산의 시작을 지연시켜 전체 소거횟수를 줄인다. 임의적인 요청을 위주로 하는 실제 I/O시스템에서 추출한 트레이스 파일들을 적용하여 검증한 결과, 기존의 LRU 알고리듬을 사용하는 경우에 비해 소거횟수는 9.3% 줄어들었다.

• 정보처리학회논문지D
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• 제18D권3호
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• pp.157-168
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• 2011

최근 플래시 메모리 및 SSD가 노트북이나 PC의 저장장치로 사용되는 것뿐 아니라, 기업용 서버의 차세대 저장장치로 주목 받고 있다. 대용량의 데이터를 처리하는 데이터베이스에서는 삽입, 삭제, 검색을 빠르게 하기 위해 다양한 색인 기법을 사용하는데 그 중B-트리 구조가 대표적인 기법이다. 하지만 플래시 메모리 상에서는 하드디스크와 달리 덮어쓰기(overwrite) 연산을 수행하기 위해서는 먼저 해당 블록(block)에 대하여 플래시 메모리의 연산 중 가장 비용이 많이 요구되는 삭제(erase) 연산을 수행 해야만 한다. 이러한 문제점을 극복하기 위해 플래시 메모리 사이에 위치하는 플래시 변환 계층(Flash memory Translation Layer)을 사용한다. 이 플래시 변환 계층은 수정한 데이터를 동일한 논리 주소에 덮어쓰기를 하더라도 실제로 임의의 다른 물리 주소에 저장하도록 하여 이 문제를 해결할 수 있다. NAND 플래시 메모리를 배열 형태로 포함하고 있는 SSD는 한 개 이상의 플래시 메모리 패키지를 병렬로 접근할 수 있다. 이러한 병렬 접근 방식을 사용하여 쓰기 연산 성능을 향상하기 위해서는 연속한 논리 주소에 쓰기 연산을 요청하는 것이 유리하다. 하지만 B-트리는 구성 노드에 대한 삽입 삭제 연산 시에 대부분 연속되지 않은 논리 주소 공간에 대한 갱신 연산이 일어나게 된다. 따라서 SSD의 병렬 접근 방식을 최대한 활용할 수 없게 된다. 본 논문에서는 수정한 노드를 연속한 논리 주소에 쓰도록 하는 AS B-트리 구조를 제안하여 SSD의 병렬 접근 방식을 최대한 활용할 수 있도록 하였다. 구현 및 실험한 결과 AS B-트리에서의 삽입 시간이 B-트리보다 21% 개선된 것을 확인하였다.