• 대한기계학회논문집A
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• 제36권12호
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• pp.1675-1682
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• 2012

경량화는 대기오염과 자원고갈의 측면에서 매우 중요하게 인식되고 있어, 많은 자동차용 부품이 Al 및 Mg 합금으로 대체되었으며, 관련 연구가 지속적으로 증가하고 있다. 그러나 Mg 합금은 Al 합금에 비해 높은 재료비와 난성형성으로 인한 낮은 생산성 때문에 제한적으로 적용되고 있다. 본 연구에서는 FEA를 이용하여 자동차 범퍼 백 빔용 관재에 대한 공정조건을 분석하였으며, 생산성을 향상시킬 수 있는 방법을 확립하였다. 물성치 확보를 위해 물성시험을 수행하였으며, 소성변형 중 발생하는 열 관련 물성을 정의하기 위하여 단순형상에 대한 실험과 해석을 수행하였다. 이후 온도조건 및 램 속도를 고려하여 제품에 대한 해석을 수행하였다. 이를 통하여 압출공정조건을 확립하였으며, 표면결함이 없는 제품을 성형하는데 성공하였다.

• 한국정보통신학회논문지
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• 제22권8호
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• pp.1133-1138
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• 2018

경량 블록암호화 (LEA: Lightweight Encryption Algorithm)는 암호화 연산의 효율성과 높은 보안성으로 인해 국내에서 가장 활발히 사용되고 있는 블록암호화 알고리듬이다. 지금까지 많은 LEA 구현 연구가 진행 되었지만 다양한 플랫폼과의 보안 통신이 필요한 사물인터넷 환경에 활용 가능한 일체형 구현 기법은 제시되고 있지 않다. 본 논문에서는 다양한 플랫폼과 효율적으로 보안 통신이 가능하도록 하는 일체형 구현 기법을 이용하여 LEA를 ARM Cortex-M3 프로세서 상에서 구현한다. 이를 위해 키생성과 암호화 과정에 필요한 인자들을 가용 가능한 레지스터를 이용하여 저장하였으며 바렐쉬프터 (Barrel-shifter)를 활용하여 회전 연산을 최적화하였다. 해당 기법은 라운드키를 저장하지 않기 때문에 저사양 프로세서 상에서 RAM의 사용량을 최소화한다. 구현 결과물은 ARM Cortex-M3 프로세서 상에서 평가되었으며 34 cycles/byte 안에 수행가능함을 확인할 수 있었다.

• 한국철도학회논문집
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• 제11권4호
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• pp.371-377
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• 2008

철도가 친환경 교통수단으로 각광을 받으면서 세계적으로 많은 고속철도와 도시간, 도시 철도가 건설되고 리모델링되고 있다. 이 추세에 맞추어 철도 RAMS는 2002년도에 국제규격인 IEC 62278에 포함되었다. 국내 철도시장의 RAMS 활동도 이 국제적 추세에 맞추어 활발해지고 있다. 그러나 IEC 62278은 RAMS 요구조건이 구매사양에 포함될 때 전체적인 가이드라인으로는 사용될 수 있지만 신뢰성목표가 어떻게 설정되어야 하는가와 같은 구체적인 방법을 포함하고 있지는 않다. 이것은 RAMS 요구조건은 특정한 철도 조건에 맞게 설정되어야만 하기 때문이다. 철도 RAMS 특성값의 의미를 완전히 이해하고, 이 특성값들을 특정한 철도시스템과 환경조건에 맞게 적용하는 것이 특히 정량적 요구조건에 대해서는 더욱 필수적이다. 이 연구에서는 철도차량의 정량적 RAMS 요구조건의 개발에 적용 가능한 RAMS 특성값들의 의미와 특성을 기술한다. 그리고 정량적 RAMS요구조건의 개발에 적합하게 IEC62278의 RAMS의 기본개념과 고장 개념을 수정하여 제안하였다.

• 정보처리학회논문지B
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• 제17B권3호
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• pp.227-232
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• 2010

본 논문은 임베디드 환경에서의 실시간 립리딩 방법을 제안한다. 기존 PC 환경에 비하여 임베디드 환경은 사용할 수 있는 자원이 제한적이므로, 기존 PC 환경의 립리딩 시스템을 임베디드 환경에서 실시간으로 구동하기는 어렵다. 이러한 문제를 해결하기 위해 본 논문은 임베디드 환경에 적합한 입술영역 검출 방법과 입술 특징추출 방법, 그리고 발성 단어 인식 방법을 제안한다. 먼저 정확한 입술영역을 찾기 위해 얼굴 색상정보를 이용해 얼굴영역을 검출하고 검출된 얼굴 영역에서 양쪽 두 눈의 위치를 찾아 기하학적 관계를 이용해 정확한 입술영역을 검출한다. 검출된 입술영역에서 주위 환경 변화에 따른 조명 변화에 강인한 특징을 추출하기위해 히스토그램 매칭과 입술 폴딩, RASTA 필터를 적용하고 주성분 분석(PCA)을 이용한 특징계수를 추출해 인식에 사용하였다. 실험결과 CPU 806Mhz, RAM 128MB 사양의 임베디드 환경에서 발성 단어에 따라 1.15초에서 2.35초까지의 처리 속도를 보였으며, 180개의 단어 중 139개의 단어를 인식해 77%의 인식률을 얻을 수 있었다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.417-424
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• 2019

AR/VR 디바이스에서 무손실 이미지 압축을 위한 JPEG-LS(: LosSless) 코덱에서 SBT 기반 프레임 압축기술로 메모리와 지연을 줄이는 설계를 제안하였다. 제안된 JPEG 무손실 코덱은 주로 콘텍스트 모형화 및 업데이트, 픽셀과 오류 예측 그리고 메모리 블록으로 구성된다. 모든 블록은 실시간 영상처리를 위해 파이프라인 구조를 가지며, LOCO-I 압축 알고리즘에 SBT 코딩기반의 개선된 2차원 접근방식을 사용한다. 제시한 STB-FLC기법을 통해 Block-RAM 사이즈를 기존 유사연구보다 1/3로 줄이고 예측(prediction) 블록의 병렬 설계는 처리속도에 향상을 가져올 수 있었다.

• 전기전자학회논문지
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• 제25권4호
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• pp.634-643
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• 2021

본 논문에서는 실시간 SAR (synthetic aperture radar) 영상 생성을 위한 RDA (range Doppler algorithm)의 FPGA 기반 가속화 기법을 제안한다. RDA의 연산 과정인 거리 및 방위 압축 연산을 가속하기 위한 시스토릭 어레이 구조 기반 정합 필터와 RCM (range cell migration)을 보상해 주기 위한 고속의 sinc 보간 연산기의 하드웨어 구조를 제시하고, Xilinx Alveo FPGA에 다채널 커널 형태로 구현하여 가속을 진행하였다. 제안된 구조의 하드웨어를 사용하여 4096×4096 크기의 영상 생성시간을 측정한 결과, Nvidia RTX3090 GPU를 사용하여 SAR 영상을 생성하는 시간보다 약 2배 가속이 가능함을 확인하였다. 또한, 제안된 가속 하드웨어는 60,247개의 CLB LUT, 103,728개의 CLB register, 20개의 block RAM tile과 592개의 DPS로 구현 가능하며, 최대 동작속도는 312 MHz임을 확인하였다.

• 한국음향학회지
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• 제25권6호
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• pp.298-304
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• 2006

본 논문에서는 천해 음파전달 모의에 적합한 음선기반 광대역 주파수 신호 모의기법을 제안하였다. 본 기법은 깊이에 따라 음속이 선형적으로 변하는 환경 및 층매질에서의 음선추적을 기반으로 평면파 및 구형파의 반사 및 투과, 굴절 그리고 감쇠 등을 고려해 각 고유음선의 위상 및 크기로부터 신호를 모의한다. 본 기법의 가장 큰 특징은 주파수영역을 거치지 않고 시간영역에서 이산화된 신호를 직접 모의함으로써 주파수 대역에 관계없이 계산시간을 단축할 수 있다는 것이다. 끝으로 제안된 기법을 네 가지의 테스트환경에 적용하여 기존의 검증된 모텔 (ORCA, Ram) 의 결과와 비교하여 그 효용성을 검증하였다

• 한국추진공학회:학술대회논문집
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• 한국추진공학회 2004년도 제22회 춘계학술대회논문집
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• pp.703-712
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• 2004

A variant of the magnetoplasma jet engine (magjet) is here proposed for airbreathing flight in the hypersonic regime. As shown in Figure 1, the engine consists of two distinct ducts: the high-speed duct, in which power is added electromagnetically to the incoming air by a momentum addition device, and the fuel cell duct in which the flow stagnation temperature is reduced by extracting energy through the use of a magnetoplas-madynamic (MPD) generator. The power generated is then used to accelerate the flow exiting the fuel cells with a fraction bypassed to the high-speed duct. The analysis is performed using a quasi one-dimensional model neglecting the Hall and ion slip effects, and fix-ing the fuel cell efficiency to 0.6. Results obtained show that the specific impulse of the magjet is at least equal to and up to 3 times the one of a turbojet, ram-jet, or scramjet in their respective flight Mach number range. Should the air stagnation temperature in the fuel cell compartment not exceed 5 times the incoming air static temperature, the maximal flight Mach number possible would vary between 6.5 and 15 for a magnitude of the ratio between the Joule heating and the work interaction in the MPD generator varied between 0.25 and 0.01, respectively. Increasing the mass flow rate ratio between the high speed and fuel cell ducts from 0.2 to 20 increases the engine efficiency by as much as 3 times in the lower supersonic range, while resulting in a less than 10% increase for a flight Mach number exceeding 8.

• 센서학회지
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• 제7권2호
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• pp.124-130
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• 1998

독립적인 로보트나 자동차 제어 응용을 위하여 고속 3-D 비젼시스템들은 매우 중요하다. 이 논문은 다음과 같은 세가지 과정으로 구성되는 stereo vision process 개발에 대하여 논술한다 : 왼쪽과 오른쪽 이미지의 edges 추출, matching coresponding edges와 3-D map의 계산. 이 process는 VME 150/40 Imaging Technology vision system에서 이루어졌다. 이것은 display, acqusition, 4Mbytes image frame memory와 세 개의 연산 카드로 구성되는 modular system이다. 40 MHz로 작동하는 프로그래머불 연산 모듈은 $64{\times}32$ bit instruction cache와 두개의 $1024{\times}32$ bit RAM을 가진 TMS320C31 DSP에 기초를 두고 있다. 그것들은 각각 512 Kbyte static RAM, 4 Mbyte image memory, 1 Mbyte flash EEPROM과 하나의 직렬 포트로 구성되어있다. 모듈간의 데이터 전송과 교환은 8 bit globalvideo bus와 세 개의 local configurable pipeline 8 bit video bus에 의하여 이루어졌고, system management를 위하여 VME bus가 쓰였다. 두 개의 DSP는 왼쪽 및 오른쪽 이미지 edges 검출을 위하여 쓰였고 마지막 processor는 matching process와 3-D 연산에 사용되었다. $512{\times}512$픽셀 이미지에서 이 센서는 scene complexity에 따라 1Hz정도의 조밀한 3-D map을 생성했다. 특수목적의 multiprocessor card들을 사용하면 결과를 향상시킬 수 있을 것이다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}