• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.435-438
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• 2003

본 연구 논문에서는 기존의 무선통신을 이용한 정보전송의 단점인 통신비의 계속적 지출을 보완하고 MS카드의 정보를 무선으로 전송을 할 수 있는 시스템을 구현하였다. 테마파크나 주유소등 소규모의 네트워크로 충분히 소화가 가능한 지역의 경우 그 보안성이 우수하며 통신비용이 추가적으로 들지 않는 블루투스 프로토콜을 이용하여 효율적인 매장 관리를 가능케 하는 역할이 가능하다. 기존의 무선통신의 경우 지역적 통신망 내에서의 통신에도 추가적인 통신비용이 필요로 하는 무선 랜 프로토콜을 기반으로 네트워크를 구성하거나 보안이 취약한 RF 프로토콜을 이용한 네트워크를 구성하고 있다. 본 논문에서는 추가적인 비용이 전혀 들지 않는 지역적 통신망에 적합하면서도 주파수 호핑 방식으로 인한 보안성이 매우 좋은 블루투스 프로토콜을 통해 정보를 전송할 수 있도록 설계 하였다. 단말기는 저 전력, 고 성능의 RISC프로세서와 큰 화면의 LCD를 제공함으로써 점원용 휴대용 기기에 적합하도록 설계하였다. 본 논문에서 구현한 블루투스를 이용한 마그네틱 카드 정보 전송 시스템은 기존의 매장관리용 무선통신 시스템을 대체하여 추가적인 통신비용이 없이 지역적 통신망을 구축하고, 정보전송의 보안성을 높이며, 단말기의 저 전력 설계로 보다 오랜 시간 효율적으로 매장을 관리 할 수 있을 것이다.

• 전자공학회논문지CI
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• 제40권4호
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• pp.214-221
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• 2003

본 논문에서는 H.261과 H.263 표준을 모두 만족하는 영상 코텍을 임베디드 시스템에서 구현한다. 효율적인 실시간 처리를 위하여, 영상 코덱은 하드웨어 모듈과 소프트웨어 모듈로 구분되어 임베디드 시스템에서 통합 설계된다. 소프트웨어 모듈은 실시간 운영체제와 RISC 프로세서를 이용하여 수행되며, 하드웨어 모듈과 연동하여 실시간으로 영상을 압축하고 복원한다. 시스템 버스로는 AMBA AHB가 사용되며 하드웨어 모듈은 AMBA AHB의 마스터(master)와 슬레이브(slave)의 역할을 모두 수행한다. 영상 압축과정을 실시간으로 처리하기 위하여 인코더의 하드웨어 모듈은 파이프라인으로 설계된다. 구현된 영상 코덱은 H.261과 H.263 표준에 준하여 33㎒의 동작 주파수에서 1초 동안에 CIF 화면 15장을 동시에 압축하고 복원한다.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.3029-3034
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• 2014

이 논문은 사람 눈의 공막컬러코드와 공막혈관징후패턴코드 생성에 의한 공막진단시스템 구현에 관한 연구이다. 시스템은 고성능 DSP 영상처리 프로세서를 기반으로 PGC 프로그램어불 게인제어 선처리 및 RISC SD프레임저장 메모리 등으로 구성된다. PGC는 RGB신호를 최적화하고 그래리 영상에서 에지가 검출된다. 판별 및 매칭 처리알고리듬은 공막컬러코드화 및 혈관징후패턴코드 생성을 실행된다. 공막컬러코드는 메모리 맵의 위치에서 YCbCr값을 구하고 허용오차 범위를 적용하여 생성된다. 혈관징후패턴코드는 24시간등분과 13환형등분 구역에 의해 디지털화 되고 중첩매칭과 허용오차 적용에 의해 코드화된다. 실험결과 성능에서 시스템은 40ms로 동작하고 진단오차는 컬러판별이 평균 약20%, 혈관징후패턴 매칭이 약 24%이다. 이 시스템 및 기술은 세분화와 환자데이터베이스화 하면 공막진단 의용시스템으로 사용 할 수 있다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2569-2578
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• 2009

Core-A 마이크로프로세서는 32-bit RISC 구조의 국산 임베디드 마이크로프로세서로서 특허청의 지원을 받아 KAIST의 주관아래 개발된 프로세서이다. 본 논문에서는 Core-A 마이크로프로세서와 코프로세서간의 인터페이스 방안에 대하여 분석하고 효율적인 구조를 제안한다. 인터페이스 방안의 검증을 위해 코프로세서로 사용된 AES 암호 프로세서는 128-bit의 키와 블록을 갖는 대칭키 암호 알고리즘이다. 코프로세서 인터페이스 회로와 AES 암호프로세서는 Verilog-HDL로 작성되었으며, Modelsim 시뮬레이터를 사용하여 시뮬레이션을 수행하였다. 삼성 0.35um CMOS 표준 셀 라이브러리를 사용하여 AES를 제외한 코프로세서 인터페이스 부분을 합성한 결과 약 90Mhz의 동작주파수를 가지며, 3743개의 게이트수로 구성되었다. 본 논문에서 구현한 코프로세서 인터페이스 회로는 Core-A와 코프로세서간의효율적인 명령어 및 데이터 전달을 수행할수있다.

• 한국정보처리학회논문지
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• 제7권2호
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• pp.520-528
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• 2000

마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자로 대두되면서 코드 밀도가 높은 컴퓨터 구조에 대한 연구의 필요성이 증대되고 있다. 본 논문에서는 코드 밀도가 높은 32비트 마이크로 프로세서 구조로 16비트와 32비트 2종류 길이의 명령어를 가지는 가칭 2가지 길이 명령어 세트 컴퓨터(Bi-length Instruction Set Computer : BISC)를 제안한다. 32비트 BISC는 16개의 범용 레지스타를 가지며, 오프셋과 상수 오퍼랜드의 길이에 따라서 2종류의 명령어를 가진다. 제안한 32비트 BISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. BISC의 코드 밀도는 기존 RISC의 130~220%, 기존 CISC의 130~140%로 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다.

• 한국정보전자통신기술학회논문지
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• 제1권2호
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• pp.91-98
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• 2008

국내 지상파 DMB방송 표준에서는 2003년 말 국제 표준으로 제정한 MPEG-4 BSAC(Bit Sliced Arithmetic Coding) 오디오 복호화 방식를 표준으로 채택하였다. 본 논문에서는 MPEG-4 BSAC 오디오 복호화기의 주요 도구 및 모듈에 대해 32비트 고정소수점 연산으로 구현하고 ARM926EJ-S 프로세서에 인라인 어셈블리(Inline Assembly)를 적용하여 최적화 한다. 최적화에 대해 본 논문에서는 RISC프로세서인 ARM926EJ-S의 Core Cycle을 가장 높게 발생시키는 곱셈 및 MAC(Multiply And Accumulation)연산에 집중한다. 그리고 각 모듈 및 도구에서 빈번히 발생하는 곱셈 연산과 MAC연산의 처리를 효율적으로 하기 위하여 대상 프로세서인 ARM926EJ-S에서 사용 가능한 ARMv5용 어셈블리 명령어를 분석하여 사용한다. 최적화된 결과는 MIPS(Million Instruction Per Second)를 기준으로 평가한다. 구현 결과는 96kbps BSAC bitstream을 65MHz CPU clock에서 실시간으로 디코딩할 수 있음을 보여준다.

• 전기전자학회논문지
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• 제25권4호
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• pp.762-765
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• 2021

본 논문에서는 자동차의 위치 및 자세 추정에 사용되는 칼만 필터 가속기를 내장한 차량용 ECU(electronic control unit)를 설계하고 구현하였다. 프로세서 코어는 RISC-V를 사용하였으며 칼만 필터의 행렬 연산을 수행하는 가속기, 차량 내 통신에 사용되는 CAN(controller area network) 제어기, 센서 연결에 사용되는 LIN(local interconnect network) 제어기를 내장하였다. 칼만 필터 연산은 시간 업데이트와 측정 업데이트의 두 단계로 나뉘며 시간 업데이트 단계에서는 현재 상태변수와 오차 공분산을 예측하고 측정 업데이트 단계에서는 입력값을 받아 칼만 이득을 계산하여 값을 보정한다. 보통 소프트웨어에서는 곱셈에 부동소숫점 연산을 사용하지만 본 논문에서는 하드웨어 면적을 줄이기 위해 정밀도 분석을 고려한 고정소숫점 곱셈기를 사용하였다. 설계된 ECU는 Verilog HDL을 이용하여 검증하였으며 28nm 실리콘 공정으로 구현하였다. 28nm 실리콘 공정으로 구현하였을 때 동작 주파수는 100MHz, 면적은 0.37mm², 게이트 수는 76만 게이트였다.

• 전자공학회논문지CI
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• 제47권1호
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• pp.15-21
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• 2010

본 논문은 비디오 콘텐츠가 P2P 환경에서 배포될 때, 멀티미디어 핑거프린팅 코드를 삽입하는 알고리즘을 제안하고 공모공격 방지를 위한 공모 코드북 SRP(Small RISC Processor) 임베디드 시스템을 설계한다. 구현된 시스템에서는 웹서버에 업로드를 요청하는 클라이언트 사용자의 비디오 콘텐츠에 삽입된 핑거프린팅 코드를 검출하여 인증된 콘텐츠이면 스트리밍 서버로 전송을 하여 P2P 네트워크에 배포를 허락하고, 공모코드가 검출되면 스트리밍 서버로 비디오 콘텐츠의 전송을 차단하여 P2P 네트워크에 배포를 중지시키고, 또한 공모코드에 가담한 공모자를 추적한다. BIBD 코드 v의 10%를 공모자로 하여 평균화공격의 공모코드를 생성하였다. 이를 기반으로 공모공격 방지의 코드북이 설계 되었다. 비디오 콘텐츠의 온라인 스트리밍 서비스 ASF와 오프라인 제공 MP4의 비디오 압축에서는 I-프레임의 휘도성분 Y의 비트플랜 0~3에 핑거프린팅 코드의 삽입량이 0.15% 이상에서 삽입된 원코드와 검출된 코드의 상관계수는 0.15 이상이었다. 상관계수 0.1 이상에서 공모코드 검출율은 38% 그리고 상관계수 0.2 이상에서 공모자 추적율은 20%임을 확인하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권1호
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• pp.15-25
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• 2005

내장형 시스템에서 응용 프로그램을 구동시킬 때는 일련의 태스크들의 집합을 수행하여야 한다. 이러한 태스크들은 특정 하드웨어로 구현 될 수도 있고, 특정 프로세서에서 구동되는 소프트웨어로 구현될 수도 있다. 내장형 시스템에서 응용 프로그램을 구동시키기 위하여 하드웨어/소프트웨어의 자원 선택 및 작업 분할이 필요하게 되고 이때 하드웨어 및 소프트웨어의 성능 예측이 이용된다. 하드웨어 성능 예측과 달리 소프트웨어 성능 예측은 구동 환경과 밀접한 관계가 있으며, 하드웨어 소프트웨어 통합 설계를 위하여 최적 및 최악의 수행 시간 경계를 예측하는 것은 중요한 문제이다. 수행 시간 경계의 엄격한 예측은 저 비용의 프로세서를 사용할 수 있게 하며, 시스템 비용을 낮추는데 도움을 준다. 본 논문에서는 ARM용 내장형 시스템을 고려하여, loop문의 반복 횟수 경계 값과 프로그램의 추가적인 경로 호출 정보를 이용하여, 수행 시간의 경계를 최대한 실제 값에 접근하도록 예측하는 도구를 개발하였다. 개발된 도구는 현재 i960과 m68k 아키텍처를 지원하는 "Cinderella"라는 시간 분석 도구를 기본 도구로 활용하고 있다. ARM 프로세서를 지원하기 위하여 제어흐름과 디버깅 정보를 추출할 수 있는 ARM ELF 목적 파일 모듈을 추가하고, ARM 명령어 집합을 처리할 수 있는 모듈을 기존 도구에 추가하였다. 여러 가지 벤치마크 프로그램을 대상으로 실시한 실험 결과, 임의의 입력 데이타를 이용하고 수행 횟수를 고려한 ARMulator의 수행 시간이 구현된 도구에서의 정적인 수행 시간 예측 경계 값으로 들어오는 것을 확인할 수 있었다.

• ETRI Journal
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• 제39권4호
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• pp.605-613
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• 2017

Simulated fault injection (SFI) is widely used to assess the effectiveness of fault tolerance mechanisms in safety-critical embedded systems (SCESs) because of its advantages such as controllability and observability. However, the long test time of SFI due to the large number of test cases and the complex simulation models of modern SCESs has been identified as a limiting factor. We present a method that can accelerate an SFI tool using a checkpoint forwarding (CF) technique. To evaluate the performance of CF-based SFI (CF-SFI), we have developed a CF mechanism using Verilog fault-injection tools and two systems under test (SUT): a single-core-based co-simulation model and a triple modular redundant co-simulation model. Both systems use the Verilog simulation model of the OpenRISC 1200 processor and can execute the embedded benchmarks from MiBench. We investigate the effectiveness of the CF mechanism and evaluate the two SUTs by measuring the test time as well as the failure rates. Compared to the SFI with no CF mechanism, the proposed CF-SFI approach reduces the test time of the two SUTs by 29%-45%.